intel F-Tile Interlaken FPGA IPDesign Example alakaʻi hoʻohana

 

Hoʻohou ʻia no Intel® Quartus® Prime Design Suite: 21.4
Manaʻo IP: 3.1.0

1. Alakaʻi hoʻomaka wikiwiki

Hāʻawi ka F-Tile Interlaken Intel® FPGA IP core i kahi hōʻike hōʻike simulation a me kahi hoʻolālā ʻenehana example e kākoʻo ana i ka hoʻopili ʻana a me ka hoʻāʻo ʻana i nā lako. Ke hana ʻoe i ka hoʻolālā example, hana 'akomi ka mea hooponopono parameter i ka files pono e simulate, hōʻuluʻulu, a ho'āʻo i ka hoʻolālā.

ʻO ka papa hōʻike a me ka hoʻolālā exampKākoʻo ʻo ia i ke ʻano NRZ a me PAM4 no nā hāmeʻa F-tile.
Hoʻokumu ka F-Tile Interlaken Intel FPGA IP core i ka hoʻolālā examples no kēia mau hui kākoʻo o ka helu o nā alahele a me nā helu ʻikepili.

Papa 1. IP i kākoʻo ʻia i nā hui o ka helu o nā alahele a me nā helu ʻikepili
Kākoʻo ʻia kēia mau hui pū ʻana ma ka mana polokalamu polokalamu Intel Quartus® Prime Pro Edition 21.4. ʻO nā mea a pau
e kākoʻo ʻia nā hui ʻē aʻe i kahi mana e hiki mai ana o ka Intel Quartus Prime Pro Edition.

 

Kiʻi 1. Nā ʻanuʻu hoʻomohala no ka Design Example

(1) Kākoʻo kēia ʻano ʻokoʻa i ka Interlaken Look-aside Mode.
(2) No ka hoʻolālā hoʻonohonoho 10-lane, pono ka F-tile i nā ala he 12 o TX PMA e hiki ai ke hoʻopaʻa ʻia ka transceiver uʻi no ka hōʻemi ʻana i ka skew channel.

* Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.

ʻO ka F-Tile Interlaken Intel FPGA IP core design exampLe kākoʻo i kēia mau hiʻohiʻona:

• Kūloko TX i RX mode loopback
• Hoʻopuka 'akomi i nā ʻeke nui paʻa
• Nā mea hiki ke hoʻopaʻa packet maʻamau
• Hiki ke hoʻohana i ka System Console e hoʻonohonoho hou i ka hoʻolālā no ka hoʻāʻo hou ʻana

Kiʻi 2. Kiʻekiʻe-Kiʻekiʻe Block Diagram

ʻIke pili

• F-Tile Interlaken Intel FPGA IP alakaʻi hoʻohana
• F-Tile Interlaken Intel FPGA IP Release Notes

1.1. Pono nā lako lako a me nā lako polokalamu
E ho'āʻo i ka exampe hoʻolālā, e hoʻohana i ka lako a me ka lako polokalamu:

• ʻO ka polokalamu polokalamu polokalamu Intel Quartus Prime Pro Edition 21.4
• Loaʻa ka console ʻōnaehana me ka polokalamu Intel Quartus Prime Pro Edition
• He simulator kākoʻo ʻia:
  — Nā huaʻōlelo * VCS *
  — Synopsys VCS MX
  — Siemens* EDA ModelSim* SE a i ole Questa*
  — Kaʻiʻo * Xcelium *
• Intel Agilex™ I-Series Transceiver-SoC Development Kit

1.2. Hana i ka Hoʻolālā
Kiʻi 3. Kaʻina hana

E hahai i kēia mau ʻanuʻu e hana i ka hoʻolālā example and testbench:

1. Ma ka polokalamu Intel Quartus Prime Pro Edition, kaomi File ➤ New Project Wizard e hana i kahi papahana Intel Quartus Prime hou, a i ʻole kaomi File ➤ Open Project e wehe i kahi papahana Intel Quartus Prime. Koi ka wizard iā ʻoe e kuhikuhi i kahi mea hana.
2. E wehewehe i ka ʻohana hāmeʻa Agilex a koho i ka hāmeʻa me F-Tile no kāu hoʻolālā.
3. Ma ka IP Catalog, e huli a kaomi pālua i ka F-Tile Interlaken Intel FPGA IP. Hōʻike ʻia ka puka aniani IP Variant hou.
4. E wehewehe i kahi inoa kiʻekiʻe no kāu hoʻololi IP maʻamau. Mālama ka mea hoʻoponopono hoʻoponopono i nā hoʻonohonoho hoʻololi IP ma kahi file inoa ʻia .ip.
5. Kaomi OK. Hōʻike ʻia ka mea hoʻoponopono hoʻohālikelike.

Kiʻi 4. Example Hoʻolālā Tab

6. Ma ka ʻaoʻao IP, e kuhikuhi i nā ʻāpana no kāu hoʻololi kumu IP.
7. Ma ka Example Design tab, koho i ke koho Simulation e hana i ka papa hoʻāʻo. E koho i ke koho Synthesis e hoʻohua i ka hoʻolālā ʻenehana example. Pono ʻoe e koho ma kahi liʻiliʻi o nā koho Simulation and Synthesis e hana i ka hoʻolālā example.
8. No Generated HDL Format, loaʻa nā koho Verilog a me VHDL.
9. No ka Target Development Kit, koho i ka Agilex I-Series Transceiver-SOC Development Kit.

Nānā: Ke koho ʻoe i ke koho Development Kit, ua hoʻonohonoho ʻia nā hana pine e like me ka Intel Agilex I-Series Transceiver-SoC Development Kit device number part number (AGIB027R31B1E2VR0) a ʻokoʻa paha mai kāu hāmeʻa i koho ʻia. Inā manaʻo ʻoe e hoʻāʻo i ka hoʻolālā ʻana ma kahi PCB ʻē aʻe, koho ʻAʻole koho kit hoʻomohala a hana i nā kuhikuhi pine kūpono i ka .qsf file
10. Kaomi Generate Example Hoʻolālā. ʻO ke koho Example Design Directory puka makani.
11. Inā makemake ʻoe e hoʻololi i ka hoʻolālā exampke ala papa kuhikuhi a i ʻole ka inoa mai nā kuhi hewa i hōʻike ʻia (ilk_f_0_example_design), e nānā i ke ala hou a paʻi i ka ex design houample inoa papa kuhikuhi.
12. Kaomi iā OK.

Nānā: Ma ka F-Tile Interlaken Intel FPGA IP design exampa, ua hoʻomaka koke ʻia kahi SystemPLL, a pili i ka F-Tile Interlaken Intel FPGA IP core. ʻO ke ala hierarchy SystemPLL i ka hoʻolālā exampʻo ia:

example_design.test_env_inst.test_dut.dut.pll

ʻO ka SystemPLL i ka hoʻolālā exampkaʻana like 156.26 MHz kuhikuhi uaki like me ka Transceiver.

1.3. Papa kuhikuhi
Hoʻokumu ka F-Tile Interlaken Intel FPGA IP core i kēia files no ka manao
example:
Kiʻi 5. Papa kuhikuhi

Papa 2. Mea Hana Lako Example File Nā wehewehe
ʻO kēia mau mea files aia i loko o kaample_installation_dir>/ilk_f_0_examppapa kuhikuhi le_design.

Papa 3. Papa hoao File wehewehe
ʻO kēia file aia ma kaample_installation_dir>/ilk_f_0_example_design/examppapa kuhikuhi le_design/rtl.

Papa 4. Nā Palapala Hōʻikeʻike
ʻO kēia mau mea files aia i loko o kaample_installation_dir>/ilk_f_0_example_design/examppapa kuhikuhi le_design/testbench.

1.4. Hoʻohālike i ka Hoʻolālā Example Hōʻikeʻike
Kiʻi 6. Kaʻina hana

E hahai i kēia mau ʻanuʻu e hoʻohālike i ka papa hoʻokolohua:

1. Ma ke kauoha kauoha, e hoʻololi i ka papa kuhikuhi simulation testbench. ʻO ke ala papa kuhikuhiample_installation_dir>/example_design/testbench.
2. E holo i ka palapala simulation no ka simulator kākoʻo o kāu koho. Hoʻopili ka ʻatikala a holo i ka papa hōʻike ma ka simulator. Pono kāu palapala e nānā i ka helu SOP a me EOP ma hope o ka pau ʻana o ka simulation.

Papa 5. Nā ʻanuʻu e holo i ka Simulation

3. E noʻonoʻo i nā hopena. Hoʻouna a loaʻa mai kahi simulation kūleʻa i nā ʻeke, a hōʻike iā "Test PASSED".
ʻO ka papa hōʻike no ka hoʻolālā example hoopau i keia mau hana:

• Hoʻomaka koke i ka F-Tile Interlaken Intel FPGA IP core.
• Paʻi i ke kūlana PHY.
• Nānā i nā palena o ka metaframe synchronization (SYNC_LOCK) a me ka huaʻōlelo (block).
  (WORD_LOCK).
• E kali no ka laka ʻana a hoʻopaʻa ʻia nā alahele pākahi.
• Hoʻomaka ka hoʻouna ʻana i nā ʻeke.
• Ke nānā nei i nā helu ʻikepili:
  — Nā hewa CRC24
  — SOPs
  — EOPs

sample output hōʻike i ka holomua hoʻāʻo simulation holo:

Nānā: ʻO ka hoʻolālā Interlaken exampHoʻouna ʻo le simulation testbench i 100 mau ʻeke a loaʻa iā 100 mau ʻeke.

sampHōʻike ka leo i kahi hoʻāʻo hoʻohālikelike kūleʻa no ke ʻano Interlaken Look-aside:

1.5. Hoʻopili a hoʻonohonoho ʻana i ka Hoʻolālā Lako Paʻa Example

1. E hōʻoia i ka exampua pau ka hana hoʻolālā.
2. Ma ka polokalamu Intel Quartus Prime Pro Edition, wehe i ka papahana Intel Quartus Primeample_installation_dir>/example_design.qpf>.
3. Ma ka Kaʻina hana papa kuhikuhi, kaomi E hoʻomaka i ka hōʻuluʻulu ʻana.
4. Ma hope o ka hōʻuluʻulu kūleʻa, a .sof file loaʻa ma kāu papa kuhikuhi i kuhikuhi ʻia.
   E hahai i kēia mau ʻanuʻu e hoʻolālā i ka ʻenehana exampʻO ka hoʻolālā ma ka polokalamu Intel Agilex me F-tile:
   a. Hoʻohui i ka Development Kit i ke kamepiula hoʻokipa.
   b. E hoʻokuʻu i ka noi Clock Control, kahi ʻāpana o ka pahu hoʻomohala. E hoʻonoho i nā alapine hou no ka hoʻolālā example penei:
   • No ke ʻano NRZ:
   — Si5391 (U18), OUT0: Hoʻonoho i ka waiwai o pll_ref_clk(3) no kāu koi hoʻolālā.
   • No ke ʻano PAM:
   — Si5391 (U45), OUT1: Hoʻonoho i ka waiwai o pll_ref_clk(3) no kāu koi hoʻolālā.
   — Si5391 (U19), OUT1: Hoʻonoho i ka waiwai o mac_pll_ref_clk(3) no kāu koi hoʻolālā. c. Kaomi Mea Hana ➤ Programmer ➤ Hoʻonohonoho Lako.
   d. E koho i kahi lako polokalamu. Hoʻohui i ka Intel Agilex I-Series Transceiver-SoC Development Kit.
   e. E hōʻoia i kēlā Ke ano ua hoʻonohonoho ʻia i JTAG.
   f. E koho i ka polokalamu Intel Agilex I-Series a kaomi Pākuʻi Mea. Hōʻike ka mea papahana i kahi kiʻi o nā pilina ma waena o nā mea hana ma kāu papa.
   g. E nānā i ka pahu no ka .sof.
   h. E kaha i ka pahu ma ka Papahana/Hoʻonohonoho kolamu.
   i. Kaomi Hoʻomaka.

1.6. Ke ho'āʻo nei i ka Hoʻolālā Lako Paʻa Example
Ma hope o kou hōʻuluʻulu ʻana i ka F-tile Interlaken Intel FPGA IP design exampa hoʻonohonoho i kāu hāmeʻa, hiki iā ʻoe ke hoʻohana i ka System Console e hoʻolālā i ka IP core a me kāna mau papa inoa.

E hahai i kēia mau ʻanuʻu no ka lawe ʻana i ka System Console a hoʻāʻo i ka hoʻolālā ʻenehana example:

• ʻAʻohe hewa no CRC32, CRC24, a me ka mea nānā.
• Pono nā SOP a me nā EOP i hoʻouna ʻia me nā SOP a me nā EOP i loaʻa.

sampHōʻike ka hoʻopuka i kahi holo hoʻāʻo kūleʻa ma ke ʻano Interlaken:

sampHōʻike ka hoʻopuka i kahi holo hoʻāʻo kūleʻa ma Interlaken Lookaside mode:

 

2. Hoʻolālā Example Wehewehe

ʻO ka hoʻolālā example hōʻike i nā hana o ka Interlaken IP core.

2.1. Hoʻolālā Example Nā ʻāpana
ʻO ka exampHoʻopili ka hoʻolālā i ka ʻōnaehana a me nā wati kuhikuhi PLL a me nā mea hoʻolālā e pono ai. ʻO ka exampHoʻonohonoho ka hoʻolālā i ka IP core i loko o ke ʻano loopback kūloko a hoʻopuka i nā ʻeke ma ka IP core TX mea hoʻohana hoʻoili data hoʻololi. Hoʻouna ka IP core i kēia mau ʻeke ma ke ala loopback kūloko ma o ka transceiver.

Ma hope o ka loaʻa ʻana o ka mea hoʻokipa IP core i nā ʻeke ma ke ala loopback, hana ia i nā ʻeke Interlaken a hoʻouna iā lākou ma ke kikowaena hoʻoili data hoʻohana RX. ʻO ka exampʻO ka nānā ʻana o ka hoʻolālā i ka loaʻa ʻana o nā ʻeke a hoʻouna ʻia.

ʻO ka F-Tile Interlaken Intel FPGA IP hoʻolālā example e komo i keia mau mea.

1. F-Tile Interlaken Intel FPGA IP kumu
2. Packet Generator a me Packet Checker
3. F-Tile Reference a me System PLL Clock Intel FPGA IP core

2.2. Hoʻolālā Example Kahe
ʻO ka F-Tile Interlaken Intel FPGA IP hoʻolālā lako polokalamu example hoʻopau i kēia mau ʻanuʻu:

1. Hoʻonohonoho hou i ka F-tile Interlaken Intel FPGA IP a me F-Tile.
2. E hoʻokuʻu i ka hoʻoponopono hou ma Interlaken IP (system reset) a me F-tile TX (tile_tx_rst_n).
3. Hoʻonohonoho i ka F-tile Interlaken Intel FPGA IP ma ke ʻano loopback kūloko.
4. E hoʻokuʻu i ka hoʻonohonoho hou ʻana o F-tile RX (tile_rx_rst_n).
5. Hoʻouna i kahi kahawai o nā ʻeke Interlaken me nā ʻikepili i koho mua ʻia i ka uku i ka TX mea hoʻohana hoʻoili ʻikepili hoʻololi o ka IP core.
6. Nānā i nā ʻeke i loaʻa a hōʻike i ke kūlana. Hoʻokomo ʻia ka mea nānā packet i loko o ka hoʻolālā ʻenehana exampHāʻawi ʻo le i nā mea hiki ke nānā i ka ʻeke maʻamau:
   • E nānā i ka pololei o ke kaʻina o ka ʻeke i hoʻouna ʻia.
   • Nānā i ka ʻikepili i loaʻa e kūlike me nā waiwai i manaʻo ʻia ma ka hōʻoia ʻana i ka helu ʻana o ka helu hoʻomaka o ka ʻeke (SOP) a me ka helu hope o ka ʻeke (EOP) i ka wā e hoʻouna ʻia ana a loaʻa mai.

* Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.

2.3. Nā hōʻailona Interface
Papa 6. Hoʻolālā Example Nā hōʻailona Interface

2.4. Palapala Palapala

Nānā:

• Hoʻolālā ExampHoʻomaka ka helu helu inoa me 0x20** ʻoiai hoʻomaka ka helu inoa inoa Interlaken IP core me 0x10**.
• Hoʻomaka ka helu inoa F-tile PHY me 0x30** aʻo ka helu inoa FEC F-tile e hoʻomaka me 0x40**. Loaʻa ka papa inoa FEC ma ke ʻano PAM4.
• Heluhelu komo: RO—Heluhelu wale, a me RW—Heluhelu/Kkau.
• Heluhelu ʻia ka console ʻōnaehana i ka hoʻolālā example kākau inoa a hōʻike i ke kūlana hoʻokolohua ma ka pale.

Papa 7. Hoʻolālā Example Palapala Palapala

Papa 8. Hoʻolālā Example Palapala Palapala no Interlaken Look-aside Design Example
E hoʻohana i kēia palapala hoʻopaʻa inoa i ka wā e hana ai ʻoe i ka hoʻolālā example me ka Enable Interlaken Look-aside Mode i hoʻāla ʻia.

2.5. Hoʻoponopono hou
Ma ka F-Tile Interlaken Intel FPGA IP core, hoʻomaka ʻoe i ka hoʻihoʻi (reset_n=0) a paʻa a hiki i ka hoʻihoʻi ʻana o ka IP core i kahi hōʻoia hou (reset_ack_n=0). Ma hope o ka wehe ʻia ʻana (reset_n=1), e hoʻi ka hōʻoia hou i kona kūlana mua (reset_ack_n=1). Ma ka hoʻolālā exampʻAe, aia kahi papa inoa rst_ack_sticky i ka ʻōlelo hōʻoia hoʻihoʻi a laila hoʻomaka i ka wehe ʻana o ka hoʻoponopono (reset_n=1). Hiki iā ʻoe ke hoʻohana i nā ala ʻē aʻe i kūpono i kāu mau pono hoʻolālā.

mea nui: I kēlā me kēia hiʻohiʻona kahi e koi ʻia ai ka loopback serial kūloko, pono ʻoe e hoʻokuʻu iā TX a me RX o ka F-tile ma kahi kaʻawale. E nānā i ka palapala console system no ka ʻike hou aku.

Kiʻi 7. Hoʻonohonoho hou i ke kaʻina ma ke ʻano NRZ

Kiʻi 8. Hoʻoponopono hou i ke kaʻina ma ke ʻano PAM4

 

3. F-Tile Interlaken Intel FPGA IP Design Example Nā waihona alakaʻi hoʻohana

Inā ʻaʻole i helu ʻia kahi mana IP core, pili ke alakaʻi mea hoʻohana no ka mana IP mua.

 

4. Moʻolelo Hoʻoponopono Hou no F-Tile Interlaken Intel FPGA IP Design Example alakaʻi hoʻohana

 

Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i kāna hana FPGA a me nā huahana semiconductor i kēia manawa
nā kikoʻī e like me ka palapala hōʻoia maʻamau o Intel, akā aia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku Intel e loaʻa i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā ​​​​lawelawe.

 

E heluhelu hou aʻe e pili ana i kēia manual & download PDF:

Palapala / Punawai

intel F-Tile Interlaken FPGA IPDesign Example [pdf] Ke alakaʻi hoʻohana F-Tile Interlaken FPGA IPDesign Example

Nā kuhikuhi

• Palapala Hoʻohana