Intel® FPGA P-Tile Avalon ®
IP kahe no ka PCI Express*
Hoʻolālā Example alakaʻi hoʻohana
Hōʻano hou ʻia no Intel®
Quartus® Prime Design Suite: 21.3
Manaʻo IP: 6.0.0
Ke alakaʻi hoʻohana

Hoʻolālā Example Wehewehe

1.1. ʻO ka wehewehe ʻana no ka Hoʻolālā Hoʻolālā Programmed Input/Output (PIO).ample

ʻO ka hoʻolālā PIO example hana i nā hoʻololi hoʻomanaʻo mai kahi mea hoʻokipa hoʻokipa i kahi mea i hoʻopaʻa ʻia. Ma keia exampa, ke noi aku nei ka mea hoʻolaha hoʻokipa hoʻokahi-dword MemRd a me emWr
Nā TLP.
ʻO ka hoʻolālā PIO example hana 'akomi i ka files pono e simulate a hōʻuluʻulu i loko o ka polokalamu Intel Prime. ʻO ka hoʻolālā example uhi i ka laulā huahelu. Eia naʻe, ʻaʻole ia e uhi i nā hoʻohālikelike āpau o ka P-Tile Hard IP no PCIe.
ʻO kēia hoʻolālā example e komo i keia mau mea.

• ʻO ka P-Tile Avalon Streaming Hard IP Endpoint variant (DUT) i hana ʻia me nā ʻāpana āu i kuhikuhi ai. Hoʻokomo kēia ʻāpana i ka ʻikepili TLP i loaʻa i ka noi PIO
• ʻO ka ʻāpana PIO Application (APPS), e hana ana i ka unuhi pono ma waena o nā PCI Express TLPs a me Avalon-MM maʻalahi e kākau a heluhelu i ka hoʻomanaʻo onchip.
• He mea hoʻomanaʻo ma luna o ka puʻupuʻu (MEM). No ka hoʻolālā 1×16 exampʻO ka hoʻomanaʻo ʻana ma luna o ka puʻupuʻu me hoʻokahi pahu hoʻomanaʻo 16 KB. No ka hoʻolālā 2×8 exampʻO ka hoʻomanaʻo ma luna o ka puʻupuʻu he ʻelua mau poloka hoʻomanaʻo 16 KB.
• Reset Release IP: Mālama kēia IP i ke kaʻapuni hoʻomalu i ka hoʻoponopono hou ʻana a hiki i ke komo ʻana o ka hāmeʻa i ke ʻano mea hoʻohana. Hōʻike ka FPGA i ka hoʻopuka INIT_DONE e hōʻailona i ke ʻano o ka mea hoʻohana. Hoʻokumu ka Reset Release IP i kahi hōʻailona hoʻohuli o ka hōʻailona INIT_DONE i loko e hana i ka nINIT_DONE i hiki iā ʻoe ke hoʻohana no kāu hoʻolālā. Ma hope o nINIT_DONE hōʻoia (haʻahaʻa), aia nā loina āpau i ke ʻano mea hoʻohana a hana maʻamau. Hiki iā ʻoe ke hoʻohana i ka hōʻailona nINIT_DONE ma kekahi o kēia mau ala:
  • No ka puka ʻana i waho a i ʻole i loko.
  • No ka puka i ka hoʻokomo hou ʻana i ka transceiver a me I/O PLLs.
  • No ka ʻīpuka e hiki ai ke kākau i nā poloka hoʻolālā e like me nā poloka hoʻomanaʻo i hoʻokomo ʻia, ka mīkini mokuʻāina, a me nā papa inoa hoʻololi.
  • E hoʻopaʻa inoa hoʻopaʻa inoa hoʻonohonoho hoʻonohonoho i nā awa hoʻokomo i kāu hoʻolālā.

Hoʻomaka koke ka papa hoʻokolohua simulation i ka hoʻolālā PIO example a me kahi Root Port BFM e hoʻopili me ka pahuhopu Endpoint.
Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna mau huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā aia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku Intel e loaʻa i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā ​​​​lawelawe. * Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.
ISO 9001:2015 Kakau
Kiʻi 1. Palapala Kiʻi no ka mea hoʻolālā papahana PIO 1×16 Design Example Hōʻike Hōʻike Hōʻike

Kiʻi 2. Palapala Kiʻi no ka mea hoʻolālā papahana PIO 2×8 Design Example Hōʻike Hōʻike Hōʻike

Kākau ka polokalamu hoʻāʻo a heluhelu hou i ka ʻikepili mai ka wahi like ma ka hoʻomanaʻo ma-chip. Hoʻohālikelike ia i ka ʻikepili i heluhelu ʻia me ka hopena i manaʻo ʻia. Hōʻike ka hōʻike hōʻike, "Hoʻopau ka simulation ma muli o ka hoʻokō kūleʻa" inā ʻaʻohe hewa. ʻO ka P-Tile Avalon
Hoʻolālā hoʻoheheʻe exampKākoʻo ʻo le i kēia mau hoʻonohonoho:

• Gen4 x16 Hopena
• Gen3 x16 Hopena
• Gen4 x8x8 Hopena
• Gen3 x8x8 Hopena

Nānā: ʻO ka papa hoʻokolohua simulation no ka hoʻolālā hoʻolālā PCIe x8x8 PIO exampua hoʻonohonoho ʻia no kahi loulou PCIe x8 hoʻokahi ʻoiai ʻo ka hoʻolālā maoli e hoʻokō i ʻelua mau loulou PCIe x8.
Nānā: ʻO kēia hoʻolālā exampKākoʻo wale ʻo ia i nā hoʻonohonoho paʻamau i ka Lunahooponopono Parameter o ka P-tile Avalon Streaming IP no PCI Express.
Kiʻi 3. ʻO nā mea hoʻolālā papahana papahana no ka P-Tile Avalon Streaming PCI Express 1 × 16 PIO Design Example
Hoʻokumu ka Platform Designer i kēia hoʻolālā no nā ʻano like ʻole Gen4 x16.

Kiʻi 4. ʻO nā mea hoʻolālā papahana papahana no ka P-Tile Avalon Streaming PCI Express 2 × 8 PIO Design Example
Hoʻokumu ka Platform Designer i kēia hoʻolālā no nā ʻano like ʻole Gen4 x8x8.

1.2. ʻO ka wehewehe hana no ka Hoʻolālā Hoʻolālā Hoʻokahi I/O Virtualization (SR-IOV).ample
ʻO ka hoʻolālā SR-IOV example hana i nā hoʻololi hoʻomanaʻo mai kahi mea hoʻokipa hoʻokipa i kahi mea i hoʻopaʻa ʻia. Kākoʻo ia i ʻelua PF a me 32 VF no PF.
ʻO ka hoʻolālā SR-IOV example hana 'akomi i ka files pono e hoʻohālike a hōʻuluʻulu i ka polokalamu Intel Quartus Prime. Hiki iā ʻoe ke hoʻoiho i ka hoʻolālā i hui ʻia i
he Intel Stratix® 10 DX Development Kit a i ʻole he Intel Agilex™ Development Kit.
ʻO kēia hoʻolālā example e komo i keia mau mea.

• ʻO ka P-Tile Avalon Streaming (Avalon-ST) IP Endpoint variant (DUT) i hana ʻia me nā ʻāpana āu i kuhikuhi ai. Hoʻokomo kēia ʻāpana i ka ʻikepili TLP i loaʻa i ka noi SR-IOV.
• ʻO ka ʻāpana SR-IOV Application (APPS), e hana ana i ka unuhi pono ma waena o nā PCI Express TLPs a me Avalon-ST maʻalahi e kākau a heluhelu i ka hoʻomanaʻo ma ka chip. No ka ʻāpana SR-IOV APPS, e hoʻopuka ka hoʻomanaʻo ʻana i ka TLP i kahi hoʻopau me ka ʻikepili.
  • No kahi hoʻolālā SR-IOV exampme ʻelua PF a me 32 VF no PF, aia he 66 mau wahi hoʻomanaʻo i hoʻolālā ʻia e ka hoʻolālā ex.amphiki ke komo. Hiki i nā PF ʻelua ke komo i ʻelua mau wahi hoʻomanaʻo, aʻo nā 64 VF (2 x 32) hiki ke komo i nā wahi hoʻomanaʻo 64.
• He IP hoʻokuʻu hou.
  Hoʻomaka koke ka papa hoʻokolohua simulation i ka hoʻolālā SR-IOV example a me kahi Root Port BFM e hoʻopili me ka pahuhopu Endpoint.

Kiʻi 5. Palapala Kiʻi no ka mea hoʻolālā Platform SR-IOV 1×16 Design Example Hōʻike Hōʻike Hōʻike

Kiʻi 6. Palapala Kiʻi no ka mea hoʻolālā Platform SR-IOV 2×8 Design Example Hōʻike Hōʻike Hōʻike

Kākau ka papahana hoʻāʻo a heluhelu hou i ka ʻikepili mai ka wahi like i ka hoʻomanaʻo ma-chip ma waena o 2 PF a me 32 VF no PF. Hoʻohālikelike ia i ka ʻikepili i heluhelu ʻia me ka mea i manaʻo ʻia
hopena. Hōʻike ka hōʻike hōʻike, "Hoʻopau ka simulation ma muli o ka hoʻokō kūleʻa" inā ʻaʻohe hewa.
ʻO ka hoʻolālā SR-IOV exampKākoʻo ʻo le i kēia mau hoʻonohonoho:

• Gen4 x16 Hopena
• Gen3 x16 Hopena
• Gen4 x8x8 Hopena
• Gen3 x8x8 Hopena

Kiʻi 7. ʻO nā mea hoʻolālā papahana papahana no ka P-Tile Avalon-ST me SR-IOV no ka PCI Express 1 × 16 Design Example

Kiʻi 8. ʻO nā mea hoʻolālā papahana papahana no ka P-Tile Avalon-ST me SR-IOV no ka PCI Express 2 × 8 Design Example

Alakaʻi hoʻomaka wikiwiki

Ke hoʻohana nei i ka polokalamu Intel Quartus Prime, hiki iā ʻoe ke hana i kahi hoʻolālā I/O (PIO) i hoʻolālā ʻiaample no ka Intel FPGA P-Tile Avalon-ST Hard IP no PCI Express* IP core. ʻO ka hoʻolālā hana examphōʻike ka le i nā ʻāpana āu i kuhikuhi ai. ʻO ka PIO exampka hoʻoili ʻana i ka ʻikepili mai kahi mea hoʻonohonoho hoʻokipa i kahi mea i hoʻopaʻa ʻia. He kūpono ia no nā noi bandwidth haʻahaʻa. ʻO kēia hoʻolālā example hana 'akomi i ka files pono e hoʻohālike a hōʻuluʻulu i ka polokalamu Intel Quartus Prime. Hiki iā ʻoe ke hoʻoiho i ka hoʻolālā i hui ʻia i kāu FPGA Development Board. No ka hoʻoiho ʻana i nā lako hana maʻamau, e hoʻohou i ka Intel Quartus Prime Settings File (.qsf) me nā kuhikuhi pine pololei . Kiʻi 9. Nā Kaʻina Hana no ka Hoʻolālā Example

Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna mau huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā aia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku Intel e loaʻa i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā ​​​​lawelawe. * Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.
ISO 9001:2015 Kakau
2.1. Papa kuhikuhi
Kiʻi 10. Papa kuhikuhi no ka Hana Hana Example

2.2. Hana ʻana i ka Design Example
Kiʻi 11. Kaʻina hana

1. Ma ka polokalamu Intel Quartus Prime Pro Edition, hana i kahi papahana hou (File ➤ Hoʻolaha Papahana Hou).
2. E wehewehe i ka papa kuhikuhi, ka inoa, a me ka hui kiʻekiʻe.
3. No ke ʻano Pāhana, e ʻae i ka waiwai paʻamau, Empty project. Kaomi aku.
4. No Add Files kaomi Next.
5. No ka ʻohana, nā mea hana a me nā papa hana ma lalo o ka ʻohana, koho iā Intel Agilex a i ʻole Intel Stratix 10.
6. Inā koho ʻoe iā Intel Stratix 10 i ka pae hope loa, koho iā Stratix 10 DX i ka papa kuhikuhi huki.
7. E koho i ka Mea Pahu no kāu hoʻolālā.
8. Kaomi Hoʻopau.
9. Ma ka IP Catalog e huli a hoʻohui i ka Intel P-Tile Avalon-ST Hard IP no PCI Express.
10. I ka New IP Variant dialog box, e kuhikuhi i kahi inoa no kāu IP. Kaomi Hana.
11. Ma nā ʻaoʻao ʻaoʻao kiʻekiʻe a me PCIe* Nā ʻōkuhi, e kuhikuhi i nā ʻāpana no kāu hoʻololi IP. Inā ʻoe e hoʻohana ana i ka hoʻolālā SR-IOV exampʻAe, e hana i kēia mau hana e hiki ai iā SR-IOV:
    a. Ma ka ʻaoʻao Pūnaewele ʻo PCIe* ma lalo o ka pā PCIe* PCI Express / PCI Capabilities, e nānā i ka pahu E hoʻā i nā hana kino lehulehu.
    b. Ma ka PCIe* Multifunction a me SR-IOV System Settings tab, e nānā i ka pahu E ho'ā i ke kākoʻo SR-IOV a kuhikuhi i ka helu o nā PF a me nā VF. No nā hoʻonohonoho x8, e nānā i nā pahu E ho'ā i nā hana kino he nui a Ho'ā i ke kākoʻo SR-IOV no nā pā PCIe0 a me PCIe1.
    c. Ma ka ʻaoʻao PCIe* MSI-X ma lalo o ka pā PCIe* PCI Express / PCI Capabilities, hiki i ka hiʻohiʻona MSI-X ke koi.
    d. Ma ka ʻaoʻao hoʻopaʻa inoa ʻo PCIe* Base Address, hiki iā BAR0 no PF a me VF.
    e. ʻAʻole kākoʻo ʻia nā hoʻonohonoho ʻokoʻa ʻē aʻe no kēia hoʻolālā example.
12. Ma ka Example Designs tab, e hana i kēia mau koho:
    a. No Example Hoʻolālā Files, e ho'ā i nā koho Simulation and Synthesis.
    Inā ʻaʻole pono ʻoe i kēia simulation a i ʻole synthesis files, ka waiho 'ana i ka (s) koho i ho'opau 'ia e hō'emi loa i ka example design generation time.
    b. No ka Hōʻano HDL Hana ʻia, aia wale nō ʻo Verilog i ka hoʻokuʻu ʻana i kēia manawa.
    c. No ka Target Development Kit, koho i ka Intel Stratix 10 DX P-Tile ES1 FPGA Development Kit, ka Intel Stratix 10 DX P-Tile Production FPGA Development Kit a i ʻole ka Intel Agilex F-Series P-Tile ES0 FPGA Development Kit.
    13. E koho i Generate Example Hoʻolālā e hana i kahi hoʻolālā examphiki iā ʻoe ke hoʻohālikelike a hoʻoiho i ka lako. Inā koho ʻoe i kekahi o nā papa hoʻomohala P-Tile, e kākau hou ka mea ma ia papa i ka mea i koho mua ʻia ma ka papahana Intel Quartus Prime inā ʻokoʻa nā mea hana. Ke noi ʻia ʻoe e kuhikuhi i ka papa kuhikuhi no kāu exampi ka hoʻolālā, hiki iā ʻoe ke ʻae i ka papa kuhikuhi paʻamau, ./intel_pcie_ptile_ast_0_example_design, a i ʻole e koho i kahi papa kuhikuhi ʻē aʻe.
    Kiʻi 12. Example Hoʻolālā Tab
    
13. Kaomi Hoʻopau. Hiki iā ʻoe ke mālama i kāu .ip file ke koi ʻia, akā ʻaʻole pono e hoʻohana i ka examphoʻolālā.
14. Wehe i ka example papahana hoʻolālā.
15. Hoʻopili i ka example papahana hoʻolālā e hoʻohua i ka .sof file no ka ex pihaample manao. ʻO kēia file ʻo ia ka mea āu e hoʻoiho ai i kahi papa e hana i ka hōʻoia ʻana i ka mīkini.
16. Pani i kou example papahana hoʻolālā.
    E hoʻomaopopo ʻaʻole hiki iā ʻoe ke hoʻololi i nā ʻāpana pin PCIe ma ka papahana Intel Quartus Prime. Eia naʻe, e hōʻoluʻolu i ka hoʻokele PCB, hiki iā ʻoe ke lawe i ka advantagʻO nā hiʻohiʻona hoʻohuli a me ka polarity i kākoʻo ʻia e kēia IP.

2.3. Hoʻohālike i ka Hoʻolālā Example
ʻO ka hoʻonohonoho simulation e pili ana i ka hoʻohana ʻana i kahi Root Port Bus Functional Model (BFM) e hoʻokō i ka P-tile Avalon Streaming IP no PCIe (DUT) e like me ka mea i hōʻike ʻia ma lalo nei.
huahelu.
Kiʻi 13. PIO Design Example Hōʻike Hōʻike Hōʻike

No nā kikoʻī hou aku e pili ana i ka papa hoʻāʻo a me nā modula i loko, e nānā iā Testbench ma ka ʻaoʻao 15.
Hōʻike ke kiʻi kahe ma lalo nei i nā ʻanuʻu e hoʻohālike i ka hoʻolālā example:
Kiʻi 14. Kaʻina hana

1.  E hoʻololi i ka papa kuhikuhi simulation testbench, / pcie_ed_tb/pcie_ed_tb/sim/ /mea hoʻohālike.
2. E holo i ka palapala simulation no ka simulator o kāu koho. E nānā i ka papa ma lalo.
3. E noʻonoʻo i nā hopena.

Nānā: ʻAʻole kākoʻo ʻo P-Tile i nā hoʻohālikelike PIPE like.
Papa 1. Nā ʻanuʻu e holo i ka hoʻohālikelike

Mea hoʻomeamea	Papa kuhikuhi hana	Nā kuhikuhi
ModelSim* SE, Siemens* EDA QuestaSim*- Intel FPGA Edition	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/	1. Kāhea i ka vsim (ma ke kākau ʻana i ka vsim, kahi e hoʻopuka ai i kahi puka aniani kahi e hiki ai iā ʻoe ke holo i nā kauoha aʻe). 2. hana msim_setup.tcl 'Ōlelo Aʻo: Ma kahi o ka hana ʻana i nā ʻanuʻu 1 a me 2, hiki iā ʻoe ke kākau: vsim -c -do msim_setup.tcl. 3. ld_debug 4. holo -a pau 5. Hoʻopau ka hoʻohālikelike kūleʻa me kēia memo, "Ua kū ka simulation ma muli o ka holomua ʻana!"
VCS*	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs	1. E kikokiko sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS = "" USER_DEFINED_ELAB_OPTIONS = "-xlrm\ uniq_prior_final" USER_DEFINED_SIM_OPTIONS = ""
hoʻomau…

Mea hoʻomeamea	Papa kuhikuhi hana	Nā kuhikuhi
		Nānā: ʻO ke kauoha ma luna nei he kauoha laina hoʻokahi. 2. Hoʻopau ka hoʻohālikelike kūleʻa me kēia memo, "Ua kū ka simulation ma muli o ka holomua ʻana!" 'Ōlelo Aʻo: No ka holo ʻana i ka simulation ma ka mode interactive, e hoʻohana i kēia mau ʻanuʻu: (inā ua hana mua ʻoe i kahi simv hiki ke hoʻokō ʻia ma ke ʻano noninteractive, holoi i ka simv a me simv.diadir) 1. E wehe i ka vcs_setup.sh file a hoʻohui i kahi koho debug i ke kauoha VCS: vcs -debug_access+r 2. Hoʻopili i ka hoʻolālā example: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1 3. E hoʻomaka i ka simulation ma ke ʻano pāʻani: simv -gui &

Hoʻohālikelike kēia ʻano hoʻokolohua a hiki i kahi ʻano Gen4 x16.
Hōʻike ka simulation, "Hoʻopau ka simulation ma muli o ka hoʻokō kūleʻa" inā ʻaʻohe hewa.
2.3.1. Papa hōʻike
Hoʻohana ka testbench i kahi module hoʻokele hoʻāʻo, altpcietb_bfm_rp_gen4_x16.sv, e hoʻomaka i ka hoʻonohonoho ʻana a me nā hana hoʻomanaʻo. I ka hoʻomaka ʻana, hōʻike ka module driver test i ka ʻike mai ka Root Port a me Endpoint Configuration Space registers, i hiki iā ʻoe ke hoʻopili i nā ʻāpana āu i kuhikuhi ai me ka hoʻohana ʻana i ka Parameter Editor.
ʻO ka exampHoʻokumu ʻia ka hoʻolālā a me ka testbench ma muli o ka hoʻonohonoho āu e koho ai no ka P-Tile IP no PCIe. Hoʻohana ka testbench i nā ʻāpana āu e kuhikuhi ai i ka Parameter Editor ma Intel Quartus Prime. Hoʻohālikelike kēia papa hoʻāʻo a hiki i kahi loulou x16 PCI Express me ka hoʻohana ʻana i ke kikowaena PCI Express serial. Hāʻawi ka hoʻolālā testbench i hoʻokahi loulou PCI Express e hoʻohālikelike ʻia i ka manawa. Hōʻike kēia kiʻi i kahi kūlana kiʻekiʻe view o ka PIO hoʻolālā example.
Kiʻi 15. PIO Design Example Hōʻike Hōʻike Hōʻike

ʻO ka pae kiʻekiʻe o ka testbench e hoʻopuka koke i nā modula nui:

• altpcietb_bfm_rp_gen4x16.sv —ʻO kēia ka Root Port PCIe BFM.
  //Ala papa kuhikuhi
  /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
  pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim
• pcie_ed_dut.ip: ʻO kēia ka hoʻolālā Endpoint me nā ʻāpana āu i kuhikuhi ai.
  //Ala papa kuhikuhi
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_pio0.ip: ʻO kēia module kahi pahuhopu a hoʻomaka i nā hana no ka hoʻolālā PIO example.
  //Ala papa kuhikuhi
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_sriov0.ip: ʻO kēia module kahi pahuhopu a hoʻomaka i nā hana no ka hoʻolālā SR-IOV example.
  //Ala papa kuhikuhi
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

Kiʻi 16. SR-IOV Design Example Hōʻike Hōʻike Hōʻike

Eia kekahi, he mau hana maʻamau ka testbench e hana i kēia mau hana:

• Hoʻopuka i ka uaki kuhikuhi no ka Endpoint ma ke alapine e pono ai.
• Hāʻawi i kahi hoʻonohonoho PCI Express i ka hoʻomaka ʻana.

No nā kikoʻī hou aku e pili ana i ka Root Port BFM, e nānā i ka mokuna TestBench o ka Intel FPGA P-Tile Avalon streaming IP no ke alakaʻi hoʻohana PCI Express.
ʻIke pili
ʻO Intel FPGA P-Tile Avalon e kahe ana IP no ka alakaʻi hoʻohana PCI Express
2.3.1.1. Ho'āʻo Keaukaha Module
ʻO ka module hoʻokele hoʻāʻo, intel_pcie_ptile_tbed_hwtcl.v, e hoʻopuka koke i ka BFM kiʻekiʻe, altpcietb_bfm_top_rp.v.
Hoʻopau ka BFM kiʻekiʻe i nā hana aʻe:

1. Hoʻomaka koke i ka mea hoʻokele a nānā.
2. Hoʻomaka koke i ka Root Port BFM.
3. Hoʻomaka koke i ke kikowaena serial.

ʻO ka module hoʻonohonoho, altpcietb_g3bfm_configure.v, e hana i kēia mau hana:

1. Hoʻonohonoho a hāʻawi i nā BAR.
2. Hoʻonohonoho i ka Port Root a me ka Endpoint.
3. Hōʻike i nā hoʻonohonoho hoʻonohonoho piha, BAR, MSI, MSI-X, a me AER.

2.3.1.2. PIO Design Example Hōʻikeʻike

Hōʻike ka kiʻi ma lalo i ka hoʻolālā PIO example simulation design hierarchy. ʻO nā hoʻokolohua no ka hoʻolālā PIO exampUa wehewehe ʻia me ka ʻāpana apps_type_hwtcl i hoʻonohonoho ʻia
3. Ua wehewehe ʻia nā hoʻāʻo ma lalo o kēia waiwai hoʻohālikelike ma ebfm_cfg_rp_ep_rootport, find_mem_bar a me downstream_loop.
Kii 17. PIO Design Example Hoʻolālā Hoʻolālā Hoʻohālikelike

Hoʻomaka ka papa hoʻokolohua me ka hoʻomaʻamaʻa loulou a laila komo i ka wahi hoʻonohonoho o ka IP no ka helu ʻana. He hana i kapa ʻia ʻo downstream_loop (i wehewehe ʻia ma ka Root Port
ʻO PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) a laila hana i ka hoʻāʻo pili pili PCIe. Aia kēia ho'āʻo i nā ʻanuʻu penei:

1. Hoʻopuka i kahi kauoha kākau hoʻomanaʻo e kākau i hoʻokahi huaʻōlelo o ka ʻikepili i loko o ka hoʻomanaʻo ma ka chip ma hope o ka Endpoint.
2. E hoʻopuka i ke kauoha heluhelu hoʻomanaʻo e heluhelu hou i ka ʻikepili mai ka hoʻomanaʻo ma-chip.
3. Hoʻohālikelike i ka ʻikepili heluhelu me ka ʻikepili kākau. Inā like lākou, helu ka hoʻāʻo i kēia he Pass.
4. E hana hou i ka ʻanuʻu 1, 2 a me 3 no 10 mau ʻike.

Hana ʻia ka kākau hoʻomanaʻo mua ma kahi o 219 mākou. Hoʻopili ʻia e kahi heluhelu hoʻomanaʻo ma ka Avalon-ST RX interface o ka P-tile Hard IP no PCIe. Hōʻike ʻia ka Completion TLP ma hope koke o ka noi heluhelu hoʻomanaʻo ʻana ma ke kikowaena Avalon-ST TX.
2.3.1.3. SR-IOV Design Example Hōʻikeʻike
Hōʻike ka kiʻi ma lalo i ka hoʻolālā SR-IOV example simulation design hierarchy. ʻO nā hoʻokolohua no ka hoʻolālā SR-IOV exampHana ʻia nā hana e ka hana i kapa ʻia ʻo sriov_test,
i wehewehe ʻia ma altpcietb_bfm_cfbp.sv.
Kiʻi 18. SR-IOV Design Example Hoʻolālā Hoʻolālā Hoʻohālikelike

Kākoʻo ka papa hoʻāʻo SR-IOV a hiki i ʻelua Hana Kino (PF) a me 32 Virtual Functions (VFs) no PF.
Hoʻomaka ka papa hoʻokolohua me ka hoʻomaʻamaʻa loulou a laila komo i ka wahi hoʻonohonoho o ka IP no ka helu ʻana. Ma hope o kēlā, hana ia i kēia mau hana:

1. E hoʻouna i kahi noi kākau hoʻomanaʻo i kahi PF a ukali ʻia e kahi noi heluhelu hoʻomanaʻo e heluhelu hou i ka ʻikepili like no ka hoʻohālikelike. Inā pili ka ʻikepili heluhelu i ka ʻikepili kākau, ʻo ia
   he Pass. Hana ʻia kēia hoʻāʻo e ka hana i kapa ʻia ʻo my_test (i wehewehe ʻia ma altpcietb_bfm_cfbp.v). Hoʻopau ʻia kēia hoʻāʻo ʻelua no kēlā me kēia PF.
2. E hoʻouna i kahi noi kākau hoʻomanaʻo i kahi VF a ukali ʻia e kahi noi heluhelu hoʻomanaʻo e heluhelu hou i ka ʻikepili like no ka hoʻohālikelike. Inā pili ka ʻikepili heluhelu i ka ʻikepili kākau, ʻo ia
   he Pass. Hana ʻia kēia hoʻāʻo e ka hana i kapa ʻia cfbp_target_test (i wehewehe ʻia ma altpcietb_bfm_cfbp.v). Hana hou ʻia kēia hoʻokolohua no kēlā me kēia VF.

Hana ʻia ka kākau hoʻomanaʻo mua ma kahi o 263 mākou. Ua ukali ʻia e kahi heluhelu hoʻomanaʻo ma ka Avalon-ST RX interface o PF0 o ka P-tile Hard IP no PCIe. Hōʻike ʻia ka Completion TLP ma hope koke o ka noi heluhelu hoʻomanaʻo ʻana ma ke kikowaena Avalon-ST TX.
2.4. Hoʻopili i ka Design Example

1. E hoʻokele i /intel_pcie_ptile_ast_0_example_design/ a wehe i pcie_ed.qpf.
2. Inā koho ʻoe i kekahi o nā pahu hoʻomohala ʻelua, ua hoʻokomo ʻia nā hoʻonohonoho pili VID i ka .qsf file o ka hoʻolālā hana example, a ʻaʻole pono ʻoe e hoʻohui iā lākou me ka lima. E hoʻomanaʻo i kēia mau hoʻonohonoho ʻana i ka papa.
   • Intel Stratix 10 DX P-Tile ES1 FPGA pahu hoʻomohala
   • Intel Stratix 10 DX P-Tile Production FPGA pahu hoʻomohala
   • Intel Agilex F-Series P-Tile ES0 FPGA pahu hoʻomohala
3. Ma ka papa hana Processing, koho i ka Start Compilation.

2.5. Ke hoʻokomo nei i ka Linux Kernel Driver

Ma mua o hiki iā ʻoe ke hoʻāʻo i ka hoʻolālā exampma ka lakohana, pono ʻoe e hoʻokomo i ka kernel Linux
kaʻa hoʻokele. Hiki iā ʻoe ke hoʻohana i kēia mea hoʻokele e hana i kēia mau hoʻokolohua:
• He hoao pili pili PCIe e hana ana i ka 100 kakau a heluhelu
• Wahi hoʻomanaʻo DWORD
heluhelu a kakau
• Heluhelu a kākau ʻo Space DWORD
(1)
Eia hou, hiki iā ʻoe ke hoʻohana i ka mea hoʻokele e hoʻololi i ka waiwai o kēia mau ʻāpana:
• Hoʻohana ʻia ka BAR
• ʻO ka mea i koho ʻia (ma ke kuhikuhi ʻana i nā helu kaʻa, mea hana a me ka hana (BDF) no
ka mea hana)
E hoʻopau i kēia mau ʻanuʻu e hoʻokomo i ka mea hoʻokele kernel:

1. E hoʻokele i ./software/kernel/linux ma lalo o ka example papa kuhikuhi hana hoʻolālā.
2. E hoʻololi i nā ʻae i ka hoʻouka, hoʻouka, a hoʻoiho files:
   $ chmod 777 e hoʻouka i ka hoʻouka ʻana
3. E hoʻouka i ka mea hoʻokele:
   $ sudo ./install
4. E hōʻoia i ka hoʻokomo ʻana o ka mea hoʻokele:
   $ lsmod | grep intel_fpga_pcie_drv
   Ka hopena i manaʻo ʻia:
   intel_fpga_pcie_drv 17792 0
5. E hōʻoia i ka ʻike ʻana o Linux i ka hoʻolālā PCIe example:
   $ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
   Nānā: Inā ua hoʻololi ʻoe i ka ID Vendor, e hoʻololi i ka ID Vendor hou no Intel
   Mea kūʻai ID ma kēia kauoha.
   Ka hopena i manaʻo ʻia:
   Ke hoʻohana nei ka mea hoʻokele kernel: intel_fpga_pcie_drv

2.6. Holo i ka Design Example
Eia nā hana hoʻāʻo hiki iā ʻoe ke hana ma ka P-Tile Avalon-ST PCIe design examples:

1. Ma loko o kēia alakaʻi hoʻohana, ua like ka manaʻo o ka huaʻōlelo, DWORD a me QWORD me ka manaʻo o ka PCI Express Base Specification. ʻO kahi huaʻōlelo he 16 mau bits, he 32 bits ka DWORD, a he 64 bits ka QWORD.

Papa 2. Nā hana ho'āʻo i kākoʻo ʻia e ka P-Tile Avalon-ST PCIe Design Examples

Nā hana	Pono ʻia ʻo BAR	Kākoʻo ʻia e P-Tile Avalon-ST PCIe Design Example
0: Ho'āʻo loulou - 100 kākau a heluhelu	0	ʻAe
1: Kākau i wahi hoʻomanaʻo	0	ʻAe
2: Heluhelu wahi hoʻomanaʻo	0	ʻAe
3: Kākau i ka hakahaka hoʻonohonoho	N/A	ʻAe
4: E heluhelu i ka hakahaka hoʻonohonoho	N/A	ʻAe
5: Hoʻololi i ka BAR	N/A	ʻAe
6: Hoʻololi i ka mea hana	N/A	ʻAe
7: Hiki iā SR-IOV	N/A	ʻAe (*)
8: E hana i kahi hoʻāʻo loulou no kēlā me kēia hana virtual i hoʻohana ʻia i ka hāmeʻa o kēia manawa	N/A	ʻAe (*)
9: Hana i ka DMA	N/A	ʻAʻole
10: Haʻalele i ka papahana	N/A	ʻAe

'Ōlelo Aʻo: (*) Loaʻa kēia mau hana hoʻāʻo i ka wā o ka hoʻolālā SR-IOV exampkoho ia le.
2.6.1. Ke holo nei i ka PIO Design Example

1. E hoʻokele i ./software/user/example ma lalo o ka hoʻolālā example papa kuhikuhi.
2. Hoʻopili i ka hoʻolālā example noi:
   $ hana
3. Holo i ka ho'āʻo:
   $ sudo ./intel_fpga_pcie_link_test
   Hiki iā ʻoe ke holo i ka Intel FPGA IP PCIe link ho'āʻo ma ka manual a i ʻole ke ʻano ʻakomi. E koho mai:
   • Ma ke 'ano 'akomi, koho 'akomi ka palapala noi i ka mea hana. Koho ka ho'āʻo i ka mea hana Intel PCIe me ka BDF haʻahaʻa loa ma ka hoʻohālikelike ʻana i ka ID Vendor.
   E koho ana ka ho'āʻo i ka BAR haʻahaʻa loa.
   • Ma ke ʻano manual, nīnau ka hoʻāʻo iā ʻoe no ke kaʻa, ka mea hana, ka helu hana a me ka BAR.
   No ka Intel Stratix 10 DX a i ʻole Intel Agilex Development Kit, hiki iā ʻoe ke hoʻoholo i ka
   BDF ma ke kākau ʻana i kēia kauoha:
   $ lspci -d 1172:
   4. Eia nā sampnā transcripts no nā ʻano maʻamau a me ka manual:
   ʻAno ʻakomi:

ʻano hana lima:

ʻIke pili
ʻO PCIe Link Inspector Overview
E hoʻohana i ka PCIe Link Inspector e nānā i ka loulou ma ka Physical, Data Link and Transaction Layers.
2.6.2. Ke holo nei i ka SR-IOV Design Example

Eia nā ʻanuʻu e hoʻāʻo ai i ka hoʻolālā SR-IOV example on hardware:

1. E holo i ka Intel FPGA IP PCIe link test ma ka holo ʻana i ka sudo ./
   intel_fpga_pcie_link_test kauoha a laila koho i ke koho 1:
   E koho lima i kahi mea hana.
2. E hoʻokomo i ka BDF o ka hana kino kahi i hoʻokaʻawale ʻia ai nā hana virtual.
3. E hoʻokomo i ka BAR “0” e hele i ka papa hoʻāʻo.
4. E hoʻokomo i ka koho 7 e hiki ai iā SR-IOV no ka mea hana o kēia manawa.
5. E hoʻokomo i ka helu o nā hana virtual e hiki ke hoʻohana ʻia no ka hāmeʻa o kēia manawa.
   
6. E hoʻokomo i ke koho 8 e hana i kahi hoʻāʻo loulou no kēlā me kēia hana virtual i hoʻolaʻa ʻia no ka hana kino. E hana ana ka palapala ho'āʻo loulou i 100 memo me hoʻokahi dword o ka ʻikepili i kēlā me kēia a laila heluhelu i ka ʻikepili no ka nānā ʻana. E paʻi ka palapala noi i ka helu o nā hana virtual i hāʻule i ka hoʻāʻo loulou ma ka hopena o ka hoʻāʻo.
   7. Ma kahi pahu hou, e holo i ka lspci –d 1172: | grep -c "Altera" kauoha e hōʻoia i ka helu ʻana o nā PF a me nā VF. ʻO ka hopena i manaʻo ʻia ʻo ia ka huina o ka helu o nā hana kino a me ka helu o nā hana virtual.

P-tile Avalon Streaming IP no ka hoʻolālā PCI Express

Example Nā waihona alakaʻi hoʻohana

ʻO Intel Quartus Prime Version	Ke alakaʻi hoʻohana
21.2	P-tile Avalon Streaming IP no ka PCI Express Design Example alakaʻi hoʻohana
20.3	P-tile Avalon Streaming IP no ka PCI Express Design Example alakaʻi hoʻohana
20.2	P-tile Avalon Streaming IP no ka PCI Express Design Example alakaʻi hoʻohana
20.1	P-tile Avalon Streaming IP no ka PCI Express Design Example alakaʻi hoʻohana
19.4	P-tile Avalon Streaming IP no ka PCI Express Design Example alakaʻi hoʻohana
19.1.1	P-tile Avalon Streaming IP no ka PCI Express Design Example alakaʻi hoʻohana

Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna mau huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā aia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku Intel e loaʻa i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā ​​​​lawelawe. * Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.
ISO
9001:2015
Kakau inoa

Moʻolelo Hoʻoponopono Hou no ka Intel P-Tile Avalon

Ke kahawai IP paʻakikī no ka PCIe Design Example alakaʻi hoʻohana

Palapala Palapala	ʻO Intel Quartus Prime Version	Manaʻo IP	Nā hoʻololi
2021.10.04	21.3	6.0.0	Hoʻololi i nā hoʻonohonoho i kākoʻo ʻia no ka hoʻolālā SR-IOV example mai Gen3 x16 EP a me Gen4 x16 EP i Gen3 x8 EP a me Gen4 x8 EP i ka wehewehe hana no ka Hoʻolālā Hoʻolālā Hoʻokahi Root I/O (SR-IOV)ample pauku. Hoʻohui i ke kākoʻo no ka Intel Stratix 10 DX P-tile Production FPGA Development Kit i ka Generating the Design Example pauku.
2021.07.01	21.2	5.0.0	Wehe ʻia nā ʻano nalu hoʻohālikelike no ka hoʻolālā PIO a me SR-IOV examples mai ka pauku Hoʻohālike i ka Design Example. Hoʻohou i ke kauoha e hōʻike i ka BDF ma ka ʻāpana Ke holo nei i ka PIO Design Example.
2020.10.05	20.3	3.1.0	Wehe ʻia ka ʻāpana Registers mai ka hoʻolālā Avalon Streaming exampʻAʻohe kā lākou papa inoa mana.
2020.07.10	20.2	3.0.0	Hoʻohui ʻia nā ʻano nalu simulation, nā wehewehe hōʻike hōʻike a me nā wehewehe hopena hōʻike no ka hoʻolālā examples. Hoʻohui ʻia nā ʻōlelo kuhikuhi no ka simulator ModelSim i ka Simulating the Design Example pauku.
2020.05.07	20.1	2.0.0	Hoʻohou i ka inoa palapala i Intel FPGA P-Tile Avalon streaming IP no PCI Express Design Example alakaʻi mea hoʻohana e hālāwai me nā alakaʻi inoa kānāwai hou. Hoʻohou i ke kauoha hoʻohālikelike VCS interactive mode.
2019.12.16	19.4	1.1.0	Hoʻohui ʻia ka hoʻolālā SR-IOV example wehewehe.
2019.11.13	19.3	1.0.0	Hoʻohui ʻia ʻo Gen4 x8 Endpoint a me Gen3 x8 Endpoint i ka papa inoa o nā hoʻonohonoho i kākoʻo ʻia.
2019.05.03	19.1.1	1.0.0	Hoʻokuʻu mua.

Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna mau huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā aia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku Intel e loaʻa i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā ​​​​lawelawe. * Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.
ISO
9001:2015
Kakau inoa

Online Version
Hoʻouna Manaʻo
ID: 683038
UG-20234
Manaʻo: 2021.10.04

Palapala / Punawai

intel FPGA P-Tile Avalon Streaming IP no ka PCI Express Design Example [pdf] Ke alakaʻi hoʻohana FPGA P-Tile, Avalon Streaming IP no ka PCI Express Design Example, FPGA P-Tile Avalon Streaming IP no ka PCI Express Design Example, FPGA P-Tile Avalon Streaming IP

Nā kuhikuhi

• Palapala Hoʻohana