XILINX 63234 END FPGA Distributor

Nānā nui: Hāʻawi ʻia kēia PDF hiki ke hoʻoiho ʻia o kahi moʻolelo pane e hoʻomaikaʻi i kona hoʻohana a heluhelu ʻana. He mea nui e hoʻomaopopo i nā moʻolelo pane Web-ka maʻiʻo e hoʻonui pinepine ʻia ke loaʻa ka ʻike hou. Hoʻomanaʻo ʻia ʻoe e kipa i ke kākoʻo ʻenehana Xilinx Webkahua a me review (Xilinx Pane 63234) no ka mana hou loa o keia Pane.

Hoʻolauna

Ma muli o ke ʻano o ka hoʻolālā ʻana i nā hoʻomanaʻo DDR2 a me DDR3 a ua hoʻolālā ʻia ka mea hoʻokele MIG 7 series, ʻaʻole pololei ka hana. Pono ia i ka hoʻomaopopo ʻana i nā ʻokoʻa Jedec Timing a me ka mea hoʻokele Architecture, a pono ʻoe e holo i nā simulation e kiʻi i nā koho. ʻO ke kumumanaʻo maʻamau no ka hoʻoholo ʻana i ka hana like, akā hāʻawi kēia palapala i kahi ala maʻalahi e loaʻa ai ka pono me ka hoʻohana ʻana i ka MIG example hoʻolālā me ke kōkua o ka papa hoʻāʻo a me ka hoʻoulu ʻana files pili ia maanei.

ʻOiʻo ka bandwidth kūpono
Loaʻa ka pahi ʻikepili DRAM kokoke i ka bandwidth peak wale nō i ka wā o ka heluhelu ʻana a me ke kākau ʻana, a hoʻohaʻahaʻa kona poʻo i ka helu ʻikepili kūpono.

He mau examples o ke poo

• ka manawa hoʻopaʻa mua i ke komo ʻana i nā lālani ma ka panakō hoʻokahi (ʻAʻole i ka helu helu komo i ka lālani-ʻaoʻao like)
• kākau i ka manawa hoʻihoʻi e hoʻololi mai ke kākau a hiki i ka heluhelu ʻana
• ʻO ka manawa huli kaʻa kaʻa e hoʻololi mai ka heluhelu a hiki i ke kākau

Nā pōʻaiapuni uaki e hoʻoili i ka ʻikepili

• Pono (%) = ——————————————-

Huina o ka uaki
ʻO ka Bandwidth kūpono = Peak Bandwidth * Efficiency

MIG Design Generation

• E nānā i ka UG586 Mokuna 1 no nā kikoʻī i kēlā me kēia ʻanuʻu ma MIG IP a me example design generation.
• Ma mua o ka holo ʻana i ka MIG 7 Series performance simulation, e hana i kēia e hōʻoia i ka maikaʻi o kāu kaiapuni simulation.
• E wehe i ka MIG exampe hoʻolālā a palapala ʻāina i nā hale waihona puke kūpono, e holo i ka simulation, a e hōʻoia i hiki iā ʻoe ke ʻike i ka memo "ua hala ka hoʻāʻo" ma ka transcript.
• No ka hōʻike ʻana i ke kahe, ua hana wau i kahi MIG IP no xc7vx690tffg1761-2 a kāhea aku i ka examphoʻolālā.
• ʻElua mau mea e hoʻomanaʻo ʻia, ʻo ia nā bits address memory a me ke koho palapala palapala hoʻomanaʻo.
• No exampʻAe, ua koho wau i ka MT41J128M8XX-125 ma lalo o nā koho koho hoʻomanaʻo.

No ka ʻāpana hoʻomanaʻo i koho ʻia mai ka Figure-1, lālani = 14, kolamu = 10 a me ka panakō = 3, no laila app_addr_width = lālani + kolamu + panakō + kūlana = 28

Hiki iā ʻoe ke koho iā BANK_ROW_COLUMN a i ʻole ROW BANK_COLUMN.
Ua haʻalele au i ke kolamu ROW BANK, ʻo ia ka palapala ʻāina helu paʻamau.

Example design Simulation me ka papa ho'āʻo synthesizable

• Ma lalo o nā hoʻonohonoho Simulation, koho iā QuestaSim/ModelSim Simulator a nānā i kahi o nā hale waihona puke i hui ʻia.
• No nā kikoʻī e pili ana i ke kuhikuhi ʻana i nā mea hana ʻekolu e hoʻokomo i ke ala, ke koho ʻana i ka simulator target, a me ka hoʻopili ʻana a me ka palapala ʻana i nā hale waihona puke, hiki iā ʻoe ke kuhikuhi i (UG900) Vivado Design Suite User Guide Logic Simulation.

E hoʻohālikelike i ka GUI (E kaomi i ka Run Simulation Tab i ka luna o ka papahana) a e ʻike pono ʻoe e ʻike i ka memo "hōʻoia i hala" i ka transcript.

Hoʻololi RTL Simulation Performance

1. Kaomi pololei i ka ʻaoʻao kumu, koho "hoʻohui a hana i nā kumu simulation", e nānā i ka mig7_perfsim_traffic_generator.sv file a kaomi hoʻopau e hoʻohui.
2. Kaomi pololei i ka puna puna, koho "hoʻohui a hana i nā kumu simulation", e nānā i perfsim_stimulus.txt, a kaomi i ka pau ʻana i ka hoʻohui ʻana.
3. Manaʻo i ka example_top instantiation ma ka sim_tb_top.v file.
4. Hoʻohui i nā laina RTL ma lalo i sim_tb_top, v
5. Hoʻololi i ka APP_ADDR_WIDTH, APP_DATA_WIDTH, RANK_WIDTH, H, a me BANK_WIDTH e like me kāu koho ʻāpana hoʻomanaʻo. Hiki ke loaʻa nā waiwai mai ka _mig.v file.
6. Hiki ke hoʻololi ʻia ka inoa instantiation melemele mig_7series_0_mig ma muli o kou inoa ʻāpana i ka wā o ka hana IP.
7. Ke hana ʻia ka IP e wehe i ka _mig.v file a nānā i nā ʻano like ʻole o nā inoa hōʻailona LHS a hoʻoponopono iā lākou.
8. app_sr_req, app_ref_req, a me app_zq_req pono e hoʻomaka i ka 0.
9. E like me example_top.v ua ʻōlelo ʻia a he mea hou fileHoʻohui ʻia nā s, e ʻike paha ʻoe iā "?" ma kahi o ka mig_7series_0_mig.v file ma lalo o nā kumu hoʻohālike.
10. E palapala i ka pololei file, kaomi ʻākau i ka mig_7series_0_mig.v, koho i ka "Add Sources", e nānā i /mig_7series_0_example.srcs/sources_1/ip/mig_7series_0/mig_7series_0/user_design/rtl a hoʻohui i ka mig_7series_0_mig_sim.v file.
11. Inā ʻike ʻoe iā "?" no ke kumu files, hoʻohui i nā RTL āpau files i ka wati, ka mea hoʻoponopono, ip_top, phy, a me nā waihona UI.
12. Ke pau ka hoʻololi ʻana o ka RTL a me nā mea e pono ai files ua hoʻohui ʻia i kāu mau kumu simulation, pono e like ka Hierarchy me ke Kiʻi 5.
13. ʻO ka files i kaha ʻia i ka ʻulaʻula ua hoʻohui hou ʻia, a "?" manaʻo ʻia ma nā modules pili i ka ECC no ka mea ua pio ka koho ECC i ka hoʻonohonoho hoʻomanaʻo i koho ʻia.

Hoʻoulu File wehewehe

ʻO kēlā me kēia kumu hoʻoulu he 48 bits, a ua wehewehe ʻia ke ʻano ma nā Kiʻi 6-1 a hiki i 6-4.

Hoʻopili ʻana i ka helu wahi (Address [35:0])
Hoʻopili ʻia ka helu wahi ma ka hoʻoulu ʻana e like me ka Figure 7-1 a i ka Figure 7-6. Pono e hoʻokomo ʻia nā kahua helu wahi a pau ma ke ʻano hexadecimal.

ʻO nā māhele helu āpau he laula i hiki ke puunaue ʻia e ʻehā no ke komo ʻana i ke ʻano hexadecimal. Hoʻouna wale ka papa hoʻāʻo i nā ʻāpana i koi ʻia o kahi kahua helu i ka Mea Mana Manaʻo. No exampma ka hoʻonohonoho panakō ʻewalu, ʻo Bank Bits [2:0] wale nō i hoʻouna ʻia i ka Memory Controller, a ʻaʻole mālama ʻia nā bits i koe. Hāʻawi ʻia nā ʻāpana ʻokoʻa no kahi kahua helu wahi no ʻoe e hoʻokomo i ka helu wahi ma kahi ʻano hexadecimal. Pono ʻoe e hōʻoia e pili ana kāna waiwai i hoʻokomo ʻia me ka laulā o kahi hoʻonohonoho i hāʻawi ʻia.

• Kaulana Column (Column[11:0]) - Hāʻawi ʻia ka Column Address ma ka hoʻoulu ʻana i ka nui o 12 bits, akā pono ʻoe e hoʻoponopono i kēia ma muli o ke ʻano o ka laulā kolamu i hoʻonohonoho ʻia i kāu hoʻolālā.
• Wahi Lālani (Lalani[15:0]) – Hāʻawi ʻia ka helu o ka lālani i ka stimulus i ka palena o 16 bits, akā pono ʻoe e kamaʻilio.
• Hoʻokumu ʻia kēia ma ka ʻāpana laulā o ka lālani i hoʻonohonoho ʻia i kāu hoʻolālā.
• Bank Address (Bank[3:0]) - Hāʻawi ʻia ka helu Bank ma ka hoʻoulu ʻana i ka nui o ʻehā mau bits, akā pono ʻoe e hoʻoponopono i kēia ma muli o ka ʻāpana ākea o ka panakō i hoʻonohonoho ʻia i kāu hoʻolālā.
• Ka helu helu (Rank [3: 0]) - Hāʻawi ʻia ka helu helu ma ka hoʻoulu ʻana i ka nui o ʻehā mau bits, akā pono ʻoe e hoʻoponopono i kēia ma muli o ka pae ākea ākea i hoʻonohonoho ʻia i kāu hoʻolālā.
• Hoʻohui ʻia ka helu wahi e pili ana i ka pae kiʻekiʻe MEM_ADDR_ORDER a hoʻouna ʻia i ka mea hoʻohana.

Kauoha hou (Kauoha Repeat [7:0])

• ʻO ka helu hoʻopiʻi kauoha ʻo ia ka helu o nā manawa i hana hou ʻia kēlā kauoha ma ka User Interface. Hoʻonui ʻia ka helu wahi no kēlā me kēia haʻi hou ʻana i ka 8. ʻO ka helu ʻoi loa o ka hana hou ʻana he 128.
• ʻAʻole nānā ka papa hoʻāʻo i ka palena o ke kolamu, a puni ia inā hiki i ka palena kolamu kiʻekiʻe i ka wā o ka hoʻonui.
• Hoʻopiha nā kauoha 128 i ka ʻaoʻao. No kēlā me kēia kolamu helu wahi ʻē aʻe ma mua o 0, ʻo ka helu hana hou ʻana o 128 e pau i ke ala.
• Hoʻopili ʻia ka palena kolamu a hiki i ka hoʻomaka ʻana o ka helu kolamu.

Hoʻohana kaʻa kaʻa

Hoʻohana ʻia ka hoʻohana ʻana i ka pahi ma ka User Interface, e lawe ana i ka huina o nā Heluhelu a kākau ʻia i ka noʻonoʻo ʻana, a ua hoʻohana ʻia ka hoohalike penei:

• Lawe ʻo BL8 i ʻehā mau pōʻaiapuni hoʻomanaʻo
• ʻO End_of_stimulus ka manawa e pau ai nā kauoha.
• ʻO calib_done ka manawa i pau ai ka calibration.

Example Nā Kūlana
ʻO kēia mau exampHoʻokumu ʻia nā helu ma ka MEM_ADDR_ORDER i hoʻonohonoho ʻia iā BANK_ROW_COLUMN.

Heluhelu hookahi
00_0_2_000F_00A_1 – He heluhelu hoʻokahi kēia kumu mai ke kolamu 10, lālani 15, a me ka panakō lua.

Hoʻohālike Kākau Hoʻokahi
00_0_1_0040_010_0 – He palapala hoʻokahi kēia kumu i ke kolamu 32, lālani 128, a me ka panakō mua.

Hoʻokahi Kākau a heluhelu i ka helu hoʻokahi

• 00_0_2_000F_00A_0 – He palapala hoʻokahi kēia kumu i ke kolamu 10, lālani 15, a me ka panakō lua.
• 00_0_2_000F_00A_1 – He heluhelu hoʻokahi kēia kumu mai ke kolamu 10, lālani 15, a me ka panakō lua.

Heluhelu a he nui me ka helu wahi hoʻokahi

• 0A_0_0_0010_000_0 – Ua like kēia me 10 kākau me nā helu wahi e hoʻomaka ana mai ka 0 a hiki i ka 80, hiki ke ʻike ʻia ma ke kolamu.
• 0A_0_0_0010_000_1 – Pili kēia me 10 heluhelu me ka helu wahi e hoʻomaka ana mai 0 a 8,0, hiki ke ʻike ʻia ma ke kolamu.

ʻAoʻao Wrap i ka wā kākau
0A_0_2_000F_3F8_0 – Ua like kēia me 10 mau kākau me ka helu kolamu i kāʻei ʻia i ka hoʻomaka o ka ʻaoʻao ma hope o ke kākau ʻana.

Ke hoʻolikelike ʻana i ka hana hoʻohua kaʻa
I kēia manawa, ua pau ʻoe me ka MIG example hoʻohālike hoʻolālā. Hōʻike kēia ua mākaukau kāu hoʻonohonoho simulation, ua hana ʻoe i nā hoʻololi RTL simulation hana, pololei ka hierarchy simulation hou, a ua hoʻomaopopo ʻoe i nā kumu hoʻoulu. E holo hou i ka simulation me 16 kākau a heluhelu ma perfsim_stimulus.txt.

• E holo i nā mea a pau, e kali a hiki i ka hōʻailona init_calib_complete, a hiki iā ʻoe ke ʻike i ka helu i kākau ʻia a heluhelu. A laila e pau ka simulation.
• Ke koi ʻia ʻoe e haʻalele i ka simulation, koho ʻAʻole a hele i ka puka makani transcript, kahi āu e ʻike ai i nā helu hana.
• Inā koho ʻoe i ka "haʻalele i ka simulation," e kākau ʻia nā helu hana i a file i kapa ʻia ʻo mig_band_width_output.txt i loko o ka waihona sim_1/behave.
• Exampke ala papa kuhikuhi:- /mig_7series_0_example_perf_sim\mig_7series_0_example.sim/sim_1/behav

Hiki paha iā ʻoe ke noʻonoʻo i ke kumu o ka pākēnekatagʻO ka hoʻohana kaʻa kaʻa he 29 wale nō. Hoʻomaka hou i ka simulation me nā hoʻonohonoho IP like, akā hoʻololi wale i ka hoʻoulu. file i 256 kakau a 256 heluhelu

• ff_0_0_0000_000_0
• ff_0_0_0000_000_1

E ʻike ʻoe i ka pākēnekatage like me 85, ʻo ia ka manaʻo e hāʻawi ʻo DDR3 i ka hoʻohana kaʻa ʻoi aku ka maikaʻi no ka lōʻihi o ka kākau ʻana a me ka heluhelu ʻana.

Nā ala maʻamau e hoʻomaikaʻi ai i ka hana
Hiki ke hoʻokaʻawale ʻia nā mea e hoʻoikaika i ka pono i ʻelua mau ʻāpana:

1. Mea Hoʻomanaʻo
2. Mea hooponopono

Hāʻawi ka Figure 9 iā ʻoe i kahi ʻoi akuview o nā huaʻōlelo i hoʻomanaʻo ʻia.
ʻAʻole like me nā SRAMs a me Block Memories, ʻaʻole ʻo DDR2 a i ʻole DDR3 ka hana i ka helu ʻikepili kiʻekiʻe.

Pili ia i nā kumu manawa he nui, e like me:

• tRCD: Hoʻopaneʻe ke kauoha o ka lālani (a i ʻole ka lōʻihi o ka hoʻopaneʻe ʻana).
• tCAS(CL): Kolu helu wahi strobe latency.
• tRP: Hoʻopaneʻe mua o ka lālani.
• tRAS: Row Active Time (ho'ā e hoʻololi mua).
• tRC: Ka wā pōʻaiapuni lālani. tRC = tRAS + tRP
• tRAC: Hoʻopaneʻe ke komo ʻana. tRAC = tRCD + tCAS
• tCWLCASe kākau i ka latency.
• tZQ: ZQ calibration manawa.
• tRFC: Ka Lālani Hoʻohou Manawa
• tWTR: Kākau no ka heluhelu lohi. Kākau kākau hope e heluhelu i ka manawa kauoha.
• tWR: Kākau i ka manawa hoʻihoʻi. Kākau kākau hope i ka manawa Precharge
• ʻO ka manawa o nā ʻāpana i helu ʻia e pili ana i ke ʻano o ka hoʻomanaʻo i hoʻohana ʻia a me ka pae wikiwiki o ka ʻāpana hoʻomanaʻo.
• Hiki ke loaʻa nā kikoʻī hou aʻe e pili ana i nā wehewehe a me nā kikoʻī o ka manawa ma ka DDR2 a me DDR3 JEDEC maʻamau a i ʻole kekahi datasheet mea hoʻomanaʻo.

ʻO ka maikaʻi e hilinaʻi nui ʻia i ke ʻano o ke komo ʻana o ka hoʻomanaʻo. Hāʻawi nā ʻano kikoʻī ʻokoʻa i nā hopena kūpono.

Hoʻonui ka manawa hoʻomanaʻo

1. ʻO ka manawa hoʻāla a me ka manawa Precharge ke hoʻololi i nā panakō hou / lālani a i ʻole e hoʻololi i nā lālani i loko o ka panakō hoʻokahi.- No laila, hoʻemi ʻoe i ka hoʻololi lālani, hiki ke wehe i ka tRCD a me ka tRP.
2. Hoʻouna mau i ke kākau a heluhelu ʻana i nā kauoha -Maitaining tCCD manawa.
3. E hōʻemi i ka hoʻololi ʻana i ke kauoha kākau-i-heluhelu a heluhelu-i-kākau - Kākau i ka manawa hoʻihoʻi e hoʻololi i nā komo heluhelu, a me ka manawa huli kaʻa e hoʻololi mai ka heluhelu a kākau.
4. E hoʻonoho i kahi manawa hoʻomaha kūpono.
   • a. Pono ʻo DDR3 SDRAM i nā pōʻai hoʻohou i ka manawa awelika o tREFI.
   • b. Hiki ke hoʻopuka mua ʻia he 8 mau kauoha Refresh hou (“huki i loko”). ʻAʻole kēia e hōʻemi i ka helu o nā hōʻoluʻolu, akā ʻo ka palena kiʻekiʻe ma waena o ʻelua mau kauoha Refresh a puni ka palena i 9 × tREFI
5. E hoʻohana i nā panakō āpau - ʻoi aku ka maikaʻi o kahi ʻano hana hoʻoponopono.
   • a. Row-Bank-Column: No ka hana ʻana ma luna o kahi wahi kikoʻī kikoʻī, wehe koke ke kumu i ka lālani like ma ka panakō aʻe o ka hāmeʻa DRAM e hoʻomau i ke kālepa ke hiki i ka hopena o kahi lālani e kū nei. He kūpono ia i nā noi e koi ana i ka hoʻopau ʻana i nā ʻeke ʻikepili nui i nā wahi kikoʻī.
   • b. Bank-Row-Column: Ke hele ʻoe i ka palena o ka lālani, e pani ʻia ka lālani o kēia manawa, a e wehe ʻia kekahi lālani ma loko o ka panakō hoʻokahi. ʻO MSB kahi helu panakō hiki ke hoʻohana ʻia e hoʻololi mai nā panakō like ʻole. He kūpono ia no nā hana pōkole, ʻoi aku ka maʻamau i hoʻokahi poloka o ka hoʻomanaʻo no kekahi manawa, a laila lele i kahi poloka (bank)
6. Puka Length
   • a. Kākoʻo ʻia ʻo BL 8 no DDR3 ma ka moʻo 7. He haʻahaʻa haʻahaʻa loa ka BC4, ʻoi aku ka liʻiliʻi ma mua o 50%. No ka mea, ua like ka manawa hoʻokō o BC4 me BL8. Hoʻopili wale ʻia ka ʻikepili i loko o ka ʻāpana.
   • b. Ma nā hihia āu e makemake ʻole e kākau i kahi pahū piha, hiki ke noʻonoʻo ʻia ka mask data a i ʻole kākau ma hope o ka heluhelu ʻana.
7. E hoʻonoho i kahi kikowaena ZQ kūpono (DDR3 wale nō)
   Hoʻouna ka mea hoʻoponopono i nā kauoha Calibration ZQ Short (ZQCS) a me ZQ Long (ZQCL).
   • a. Hoʻopili i ka DDR3 JEDEC Standard
   • b. Kūkākūkā ʻia ʻo ZQ Calibration ma ka ʻāpana 5.5 o ka JEDEC Spec JESD79-3 DDR3 SDRAM Standard
   • c. Hoʻopili ʻo ZQ Calibration i ka On-Die Termination (ODT) i nā manawa maʻamau e helu i nā ʻano like ʻole ma waena o VT
   • d. Aia ka loiloi ma bank_common.v/vhd
   • e. Hoʻoholo ka Parameter Tzqcs i ka helu i hoʻouna ʻia kahi kauoha ZQ Calibration i ka hoʻomanaʻo
   • f. Hiki ke hoʻopau i ka counter a hoʻouna lima me ka hoʻohana ʻana i app_zq_req, ua like ia me ka hoʻouna lima ʻana i kahi Refresh. E nānā iā (Xilinx Pane 47924) no nā kikoʻī.

Nā luna hoʻomalu

1. Heluhelu manawa - E nānā iā (Xilinx Pane 43344) no nā kikoʻī.
   • a. Mai hoʻololi i ka manawa o ka heluhelu.
   • b. E hoʻokuʻu i nā heluhelu i ka wā kākau a hoʻopuka i ka helu o nā heluhelu i hala ma mua o ka heluhelu ʻana
2. Hoʻonohonoho hou - E nānā iā (Xilinx Pane 34392) no nā kikoʻī. No nā hoʻolālā Mea hoʻohana a me AXI Interface, ʻoi aku ka maikaʻi o ka hoʻohana ʻana i kēia.
   • a. ʻO ka hoʻonohonoho hou ka loiloi e nānā i mua o kekahi mau kauoha a hoʻololi i ke kauoha kauoha mea hoʻohana e hana i nā kauoha nonmemory ʻaʻole e noho i ka bandwidth kūpono. Ua pili pū ka hana i ke ʻano kaʻa maoli.
   • b. Ma muli o ke ʻano o ka helu wahi, kōkua ka hoʻonohonoho hou ʻana e hoʻokuʻu i ka precharge a hoʻōla i nā kauoha a hana i ka tRCD a me ka tRP e noho i ka bandwidth data.
3. E ho'āʻo e hoʻonui i ka helu o nā Mīkini Bank.
   • a. Noho ka hapa nui o ka manaʻo o ka mea hoʻoponopono i nā mīkini panakō, a pili lākou i nā waihona DRAM
   • b. Mālama kekahi mīkini panakō i hoʻokahi panakō DRAM i kēlā me kēia manawa.
   • c. ʻO ka hana ʻana i ka mīkini panakō he ikaika, no laila ʻaʻole pono e loaʻa kahi mīkini panakō no kēlā me kēia panakō kino.
   • d. Hiki ke hoʻonohonoho ʻia nā mīkini panakō, akā he mea kūʻai aku ma waena o ka wahi a me ka hana.
   • e. ʻO ka helu i ʻae ʻia o nā mīkini panakō mai 2-8.
   • f. Ma ka maʻamau, ua hoʻonohonoho ʻia nā Mīkini Bank 4 ma o nā ʻāpana RTL.
   • g. E hoʻololi i nā Mīkini Bank, e noʻonoʻo i ka ʻāpana nBANK_MACHS = 8 i loko o memc_ui_top

Example no 8 Mīkini Bank – nBANK_MACHS = 8
Ua ʻike ʻoe i kēia manawa i nā mea e pili ana i ka hana. E noʻonoʻo i kahi noi upstream e hāʻawi iā ʻoe i 512 data bytes ma kēlā me kēia packet,t, a pono ʻoe e mālama iā lākou i nā wahi hoʻomanaʻo like ʻole. E like me ka 512 data bytes e like me 64 DDR3 data bursts, e holo hou i ka example hoʻolālā me ka hoʻoulu file he 512 kakau, 512 heluhelu, a me ka hoololi lalani no kela 64 kakau a heluhelu paha:

I ka pau ʻana o ka simulation, ʻike ʻoe i ka hoʻohana ʻana i ka pahi ma 77 pakeneka.

Kiʻi 11: Heluhelu Hana no 512 kākau a me 512 heluhelu – Ke hoʻololi lālani no 64 kākau a heluhelu paha.

Hiki iā ʻoe ke hoʻohana i ka ʻike i aʻo ʻia i ka pauku mua e hoʻomaikaʻi i ka pono. No ka hoʻohana ʻana i nā panakō a pau ma mua o ka hoʻololi ʻana i ka lālani, e hoʻololi i ke kumu helu wahi e hoʻololi ai i ka panakō e like me ka hōʻike ʻana ma lalo nei. Ua like kēia me ka hoʻonohonoho ʻana iā ROW_BANK_Column i ka hoʻonohonoho palapala palapala hoʻomanaʻo ma ka MIG GUI.

I ka pau ʻana o ka simulation, ʻike ʻoe i ka 77 Percent Bus Utilization i kēia manawa he 87!

Inā makemake ʻoe i ka ʻoi aku ka maikaʻi, hiki iā ʻoe ke hele no nā ʻeke nui o 1024 a i ʻole 2048 bytes, a i ʻole e noʻonoʻo i kahi hōʻoluʻolu manual.
Nānā: ʻAʻole paipai ʻo Xilinx i ka haʻalele ʻana i ka mea hoʻoponopono hou, no ka mea ʻaʻole maopopo mākou inā hiki iā ʻoe ke hālāwai me ka JEDEC auto Refresh manawa, e pili ana i ka hilinaʻi ʻikepili. Mai ka mea hoʻoponopono hiki iā ʻoe ke hoʻololi iā NBANNBANk_MACH e ʻike i ka holomua o ka hana. Eia nō naʻe, pili paha kēia i kāu manawa hoʻolālā, E ʻoluʻolu e nānā iā (Xilinx Pane 36505) no nā kikoʻī ma nBANk_MACH.

Wehe core_name_mig_sim.v file a hoʻololi i nā palena nBANK_MACHS mai 4 a 8 a hoʻomaka hou i ka simulation.
No ka loaʻa ʻana o ka waiwai hoʻohālikelike i ka ʻenehana, pono ʻoe e hōʻano hou i ka core_name_mig.v file. Ua hoʻohana au i ke ʻano like kahi i loaʻa ai iā mākou he 87% ka hoʻohana kaʻa (Figure 2). Me nBANK_MACHS i hoʻonohonoho ʻia i 8, ʻo 90% ka maikaʻi.

Eia kekahi, e hoʻomaopopo i ka hopena maikaʻi ʻole o ka ½ a me ka ¼ mea hoʻoponopono i ka pono ma muli o ko lākou mau latencies. No exampe, no ka mea hiki iā mākou ke hoʻouna i nā kauoha i kēlā me kēia 4 CK cycles, aia kekahi manawa keu aku i ka wā e pili ana i nā kikoʻī manawa DRAM liʻiliʻi, hiki ke hoʻemi i ka pono mai ka theoretical. E ho'āʻo i nā mea hoʻoponopono like ʻole e ʻimi i ka mea i kūpono i kāu koi pono. Nā kuhikuhi

1. Zynq-7000 AP SoC a me 7 Series FPGAs MIS v2.3 [UG586]
2. Xilinx MIG Solution Center http://www.xilinx.com/support/answers/34243.html

Moolelo Hooponopono
13/03/2015 - Hoʻokuʻu mua..

Palapala / Punawai

XILINX 63234 END FPGA Distributor [pdf] Ke alakaʻi hoʻohana 63234 END FPGA Distributor, 63234, END FPGA Distributor, FPGA Distributor

Nā kuhikuhi

• Palapala Hoʻohana