Nā Interface Hoʻomanaʻo waho Intel Stratix 10 FPGA IP Design Example
Hoʻolālā ExampʻO ke alakaʻi hoʻomaka wikiwiki no nā pilina hoʻomanaʻo waho Intel® Stratix® 10 FPGA IP
He kikowaena hou a ʻoi aku ka hoʻolālā automate exampLoaʻa ka kahe no Intel® Stratix® 10 mau mea hoʻomanaʻo hoʻomanaʻo waho. ʻO ka Example Designs tab i loko o ka mea hoʻoponopono parameter hiki iā ʻoe ke kuhikuhi i ka hana ʻana o ka synthesis a me ka simulation file nā hoʻonohonoho āu e hoʻohana ai e hōʻoia i kāu EMIF IP. Hiki iā ʻoe ke hana i kahi exampʻO ka hoʻolālā kūikawā no kahi pahu hoʻomohala Intel FPGA, a i ʻole no kekahi IP EMIF āu e hana ai.
Kiʻi 1. Hoʻolālā Nui Example Nā Kaʻina Hana
Kiʻi 2. Hana ʻana i kahi EMIF Example Design Me kahi Intel Stratix 10 Development Kit
Ke hana ʻana i kahi papahana EMIF
No ka polokalamu polokalamu Intel Quartus® Prime 17.1 a ma hope aku, pono ʻoe e hana i kahi papahana Intel Quartus Prime ma mua o ka hana ʻana i ka EMIF IP a me ka hoʻolālā ex.ample.
- E wehe i ka polokalamu Intel Quartus Prime a koho File ➤ Wizard Papahana Hou. Kaomi aku.
- E kuhikuhi i kahi papa kuhikuhi a me nme no ka papahana āu e makemake ai e hana. Kaomi aku.
- E hōʻoia ua koho ʻia ʻo Empty Project. Kaomi aku i ʻelua manawa.
- Ma lalo o ke kānana inoa, e paʻi i ka helu ʻāpana.
- Ma lalo o nā mea i loaʻa, koho i ka mea kūpono.
- Kaomi Hoʻopau.
Hoʻokumu a hoʻonohonoho i ka EMIF IP
Hōʻike nā ʻanuʻu aʻe i ka hana a me ka hoʻonohonoho ʻana i ka EMIF IP. Hoʻokumu kēia walkthrough i kahi interface DDR4, akā like nā ʻanuʻu no nā protocols ʻē aʻe.
- Ma ka puka aniani IP Catalog, koho Intel Stratix 10 External Memory Interfaces. (Inā ʻaʻole ʻike ʻia ka puka aniani IP Catalog, koho View ➤ Utility Windows ➤ IP Catalog.)
- Ma ka IP Parameter Editor, hāʻawi i kahi inoa hui no ka EMIF IP (ʻo ka inoa āu e hāʻawi ai ma aneʻi e lilo i file inoa no ka IP) a kuhikuhi i kahi papa kuhikuhi. Kaomi Hana.
- Loaʻa i ka mea hoʻoponopono hoʻoponopono nā ʻāpana he nui kahi e pono ai ʻoe e hoʻonohonoho i nā ʻāpana e hōʻike i kāu hoʻokō EMIF:
ʻO Intel Stratix 10 EMIF Nā alakaʻi hoʻoponopono
Papa 1. EMIF Nā Kūlana Luna Hoʻoponopono
Papa Hoʻoponopono Parameter | Nā alakaʻi |
Generala | E hōʻoia i ka hoʻokomo pololei ʻana i kēia mau ʻāpana:
• Ka māka māmā no ka mea. • Ke alapine o ka uaki hoʻomanaʻo. • Ka PLL kuhikuhi uaki alapinepine. |
Hoʻomanaʻo | • E nānā i ka pepa ʻikepili no kāu mea hoʻomanaʻo e hoʻokomo i nā ʻāpana ma ka Hoʻomanaʻo pā.
• Pono ʻoe e hoʻokomo i kahi kikoʻī no ka pine ALERT#. (E pili ana i ka protocol memory DDR4 wale nō.) |
ʻO Mem I/O | • No nā noiʻi papahana mua, hiki iā ʻoe ke hoʻohana i nā hoʻonohonoho paʻamau ma ka
Mem I/O pā. • No ka hōʻoia ʻana i ka hoʻolālā kiʻekiʻe, pono ʻoe e hana i ka simulation papa e kiʻi i nā hoʻonohonoho hoʻopau maikaʻi loa. |
FPGA I/O | • No nā noiʻi papahana mua, hiki iā ʻoe ke hoʻohana i nā hoʻonohonoho paʻamau ma ka
FPGA I/O pā. • No ka hōʻoia ʻana i ka hoʻolālā kiʻekiʻe, pono ʻoe e hana i ka simulation papa me nā hiʻohiʻona IBIS pili e koho i nā kūlana I/O kūpono. |
ʻO ka manawa Mem | • No nā noiʻi papahana mua, hiki iā ʻoe ke hoʻohana i nā hoʻonohonoho paʻamau ma ka
ʻO ka manawa Mem pā. • No ka hōʻoia ʻana i ka hoʻolālā kiʻekiʻe, pono ʻoe e hoʻokomo i nā ʻāpana e like me ka pepa ʻikepili o kāu mea hoʻomanaʻo. |
Papa | • No nā noiʻi papahana mua, hiki iā ʻoe ke hoʻohana i nā hoʻonohonoho paʻamau ma ka
Papa pā. • No ka hōʻoia ʻana i ka hoʻolālā kiʻekiʻe a me ka pani ʻana i ka manawa kūpono, pono ʻoe e hana i ka simulation papa e kiʻi i ka intersymbol interference (ISI) / crosstalk a me ka papa a me ka ʻike skew, a hoʻokomo iā ia ma ka Papa pā. |
Mea hooponopono | E hoʻonohonoho i nā ʻāpana hoʻoponopono e like me ka hoʻonohonoho ʻana a me ka hana i makemake ʻia no kāu mea hoʻoponopono hoʻomanaʻo. |
ʻIkepili | Hiki iā ʻoe ke hoʻohana i nā ʻāpana ma ka ʻIkepili tab e kōkua i ka hoʻāʻo ʻana a me ka hoʻopau ʻana i kāu interface hoʻomanaʻo. |
Example Designs | ʻO ka Example Designs hiki iā ʻoe ke hana i ka hoʻolālā examples no ka synthesis a no ka simulation. ʻO ka hoʻolālā hana exampʻO ia kahi ʻōnaehana EMIF piha me ka EMIF IP a me kahi mea hoʻokele e hoʻopuka i nā kaʻa kaʻa e hōʻoia i ka interface hoʻomanaʻo. |
No ka ʻike kikoʻī e pili ana i nā ʻāpana pākahi, e nānā i ka mokuna kūpono no kāu protocol hoʻomanaʻo ma ka Intel Stratix 10 External Memory Interfaces IP User Guide.
Hana ʻana i ka Synthesizable EMIF Design Example
No ka pahu hoʻomohala Intel Stratix 10, ua lawa ia e waiho i ka hapa nui o nā hoʻonohonoho IP Intel Stratix 10 EMIF ma kā lākou mau waiwai paʻamau. No ka hana ʻana i ka hoʻolālā synthesizable example, e hahai i kēia mau ʻanuʻu:
- Ma ka ʻaoʻao Diagnostics, hiki i ka EMIF Debug Toolkit/On-Chip Debug Port a me In-System-Sources-and-Probes e hāʻawi i ke komo i nā hiʻohiʻona debugging i loaʻa.
- Ma ka Example Designs tab, e hōʻoia i ka nānā ʻana i ka pahu Synthesis.
- E hoʻonohonoho i ka EMIF IP a kaomi i Generate Example Hoʻolālā ma ka ʻaoʻao ʻākau o ka puka makani.
- E wehewehe i kahi papa kuhikuhi no ka hoʻolālā EMIF example a kaomi OK. He hanauna holomua o ka hoʻolālā EMIF example hana i keia filekau ma lalo o kahi papa kuhikuhi qii.
Kiʻi 3. Hana ʻia ʻo Synthesizable Design Example File Hoʻolālā
'Ōlelo Aʻo: Inā ʻaʻole ʻoe e koho i ka pahu hōʻailona Simulation a i ʻole Synthesis, aia i ka papa kuhikuhi kahi e loaʻa ai ka hoʻolālā Platform Designer. files, ʻaʻole i hui pū ʻia e ka polokalamu Intel Quartus Prime pololei, akā hiki ke viewhoʻoponopono a hoʻoponopono ʻia ma lalo o ka mea hoʻolālā Platform. Ma kēia kūlana hiki iā ʻoe ke holo i kēia mau kauoha e hana i ka synthesis a me ka simulation file hoʻonohonoho.
- No ka hana ʻana i kahi papahana compilable, pono ʻoe e holo i ka quartus_sh -t make_qii_design.tcl script ma ka papa kuhikuhi wahi.
- No ka hana ʻana i kahi papahana hoʻohālikelike, pono ʻoe e holo i ka quartus_sh -t make_sim_design.tcl script ma ka papa kuhikuhi huakaʻi.
ʻIke pili
- Hoʻohuihui Example Design ma ka ʻaoʻao 19
- ʻO Intel Stratix 10 EMIF IP Parameter wehewehe no DDR3
- ʻO Intel Stratix 10 EMIF IP Parameter wehewehe no DDR4
- Nā wehewehe ʻana o Intel Stratix 10 EMIF IP no QDRII/II+/Xtreme
- ʻO Intel Stratix 10 EMIF IP Parameter wehewehe no QDR-IV
- Nā wehewehe ʻana o Intel Stratix 10 EMIF IP no RLDRAM 3
E hana ana i ka EMIF Design Example no ka Simulation
No ka pahu hoʻomohala Intel Stratix 10, ua lawa ia e waiho i ka hapa nui o nā hoʻonohonoho IP Intel Stratix 10 EMIF ma kā lākou mau waiwai paʻamau. No ka hana ʻana i ka hoʻolālā example no
simulation, e hahai i kēia mau ʻanuʻu:
- Ma ka ʻaoʻao Diagnostics, hiki iā ʻoe ke koho ma waena o nā ʻano calibration ʻelua: Skip Calibration a me Full Calibration. (No nā kikoʻī e pili ana i kēia mau ʻano, e nānā i ka Simulation Versus Hardware Implementation, ma hope o kēia mokuna.) No ka hōʻemi ʻana i ka manawa hoʻohālikelike, koho Abstract PHY no ka hoʻohālikelike wikiwiki.
- Ma ka Example Designs tab, e hōʻoia i ka nānā ʻana i ka pahu Simulation. E koho pū i ke ʻano hoʻohālikelike Simulation HDL, ʻo Verilog a i ʻole VHDL.
- E hoʻonohonoho i ka EMIF IP a kaomi i Generate Example Hoʻolālā ma ka ʻaoʻao ʻākau o ka puka makani.
- E wehewehe i kahi papa kuhikuhi no ka hoʻolālā EMIF example a kaomi OK.
ʻO ka hanauna lanakila o ka hoʻolālā EMIF example hana nui file hoʻonohonoho no nā simulators kākoʻo like ʻole, ma lalo o kahi papa kuhikuhi sim/ed_sim.
Kiʻi 4. Hoʻolālā ʻia ʻo Simulation Design Example File Hoʻolālā
Nānā: Inā ʻaʻole ʻoe e koho i ka pahu hōʻailona Simulation a i ʻole Synthesis, e loaʻa i ka papa kuhikuhi kahi e loaʻa ai ka hoʻolālā Platform Designer files, ʻaʻole i hui pū ʻia e ka polokalamu Intel Quartus Prime pololei, akā hiki ke viewhoʻoponopono a hoʻoponopono ʻia ma lalo o ka mea hoʻolālā Platform. Ma kēia kūlana hiki iā ʻoe ke holo i kēia mau kauoha e hana i ka synthesis a me ka simulation file hoʻonohonoho.
- No ka hana ʻana i kahi papahana compilable, pono ʻoe e holo i ka quartus_sh -t make_qii_design.tcl script ma ka papa kuhikuhi wahi.
- No ka hana ʻana i kahi papahana hoʻohālikelike, pono ʻoe e holo i ka quartus_sh -t make_sim_design.tcl script ma ka papa kuhikuhi huakaʻi.
ʻIke pili
• Hoʻohālikelike Example Design on
• Intel Stratix 10 EMIF IP - Hoʻohālikelike IP hoʻomanaʻo
• Simulation Versus Hardware Implementation on
ʻO ka hoʻokō ʻana i nā lako hana hoʻohālikelike
No ka hoʻohālikelike hoʻomanaʻo hoʻomanaʻo waho, hiki iā ʻoe ke koho i ka skip calibration a i ʻole ka calibration piha ma ka pā Diagnostics i ka wā IP generation.
Nā Hoʻohālike EMIF
Hoʻohālikelike kēia papa ʻaina i nā hiʻohiʻona o ka skip calibration a me nā hiʻohiʻona calibration piha.
Papa 2. EMIF Simulation Models: Skip Calibration versus Full Calibration
Hoʻokuʻu i ka Calibration | Hoʻopili piha |
ʻO ka simulation pae ʻōnaehana e kālele ana i ka loiloi mea hoʻohana. | ʻO ka hoʻohālikelike hoʻomanaʻo hoʻomanaʻo e kālele ana i ka calibration. |
ʻAʻole i hopu ʻia nā kikoʻī o ka calibration. | Hopu i na stages of calibration. |
Loaʻa iā ia ka hiki ke mālama a hoʻihoʻi i ka ʻikepili. | Hoʻopili ʻia ka pae ʻana, ka pākaukau per-bit, etc. |
Hōʻike i ka pono kūpono. | |
ʻAʻole manaʻo i ka skew papa. |
RTL Simulation Versus Hardware Implementation
Hōʻike kēia papa i nā ʻokoʻa koʻikoʻi ma waena o ka simulation EMIF a me ka hoʻokō ʻana i nā lako.
Papa 3. EMIF RTL Simulation Versus Hardware Implementation
Hoʻohālikelike RTL | Hoʻokō Paʻa Paʻa |
ʻO ka hoʻomaka ʻana o Nios® a me ke code calibration e hana like. | ʻO ka hoʻomaka ʻana o Nios a me ke code calibration e hoʻokō ma ka sequentially. |
Hōʻike nā ʻaoʻao i ka hōʻailona hōʻailona cal_done i ka manawa like. | ʻO nā hana Fitter e hoʻoholo i ke ʻano o ka calibration, a ʻaʻole i ʻōlelo nā interface i ka cal_done i ka manawa like. |
Pono ʻoe e holo i nā hoʻohālikelike RTL e pili ana i nā hiʻohiʻona kaʻa no kāu noi hoʻolālā. E hoʻomanaʻo, ʻaʻole hoʻohālike ʻo RTL simulation i nā lohi PCB i hiki ke kumu i ka like ʻole o ka latency ma waena o ka simulation RTL a me ka hoʻokō ʻana i nā lako.
Ke hoʻohālikelike nei i ka IP memo me ModelSim
Hōʻike kēia kaʻina hana pehea e hoʻohālikelike ai i ka hoʻolālā EMIF example.
- E wehe i ka polokalamu Mentor Graphics* ModelSim a koho File ➤ Hoʻololi Papa kuhikuhi. E hoʻokele i ka papa kuhikuhi sim/ed_sim/mentor i loko o ka hoʻolālā hana example waihona.
- E hōʻoia e hōʻike ʻia ka puka makani Transcript ma lalo o ka pale. Inā ʻaʻole ʻike ʻia ka puka makani Transcript, e hōʻike iā ia ma ke kaomi ʻana View ➤ Palapala.
- Ma ka puka makani Transcript, holo i ke kumu msim_setup.tcl.
- Ma hope o ka holo ʻana o ke kumu msim_setup.tcl, e holo i ka ld_debug ma ka puka makani Transcript.
- Ma hope o ka pau ʻana o ka holo ʻana o ld_debug, e hōʻoia i ka hōʻike ʻana o ka puka makani Objects. Inā ʻaʻole ʻike ʻia ka puka makani Objects, e hōʻike iā ia ma ke kaomi ʻana View ➤ Nā mea.
- Ma ka puka aniani Objects, koho i nā hōʻailona āu e makemake ai e hoʻohālikelike ma ke kaomi ʻākau a koho i ka Add Wave.
- Ma hope o kou koho ʻana i nā hōʻailona no ka simulation, e hoʻokō i ka holo -all ma ka pukaaniani VTranscript. Holo ka simulation a hiki i ka pau ʻana.
- Inā ʻaʻole ʻike ʻia ka simulation, kaomi View ➤ Nalu.
ʻIke pili
Intel Stratix 10 EMIF IP - Hoʻohālikelike IP hoʻomanaʻo
Hoʻokomo Pin no Intel Stratix 10 EMIF IP
Hāʻawi kēia kumuhana i nā alakaʻi no ka hoʻokomo ʻana i nā pine.
Pauview
Loaʻa i nā Intel Stratix 10 FPGA ka hoʻolālā penei:
- Aia ma waena o 2 a me 3 mau kolamu I/O kēlā me kēia mea.
- Aia i kēlā me kēia kolamu I/O a hiki i 12 mau panakō I/O.
- Loaʻa i kēlā me kēia panakō I/O 4 alahele.
- Aia i kēlā me kēia alahele he 12 mau pine I/O (GPIO).
Nā Kūlana Pine Nui
Hāʻawi nā ʻōlelo aʻe i nā alakaʻi pine nui:
- E hōʻoia i ka noho ʻana o nā pine no kahi kikowaena hoʻomanaʻo waho i loko o kahi kolamu I/O hoʻokahi.
- Pono e hoʻokō ʻia nā koina e pili ana i nā waihona he nui:
- Pono e pili kekahi i kekahi. No ka ʻike e pili ana i nā panakō pili, e nānā i ka Intel Stratix 10 External Memory Interfaces IP User Guide.
- Pono ka helu wahi a me ka panakō kauoha e noho i kahi panakō waena e hōʻemi i ka latency. Inā hoʻohana ka mea hoʻomanaʻo hoʻomanaʻo i ka helu like o nā panakō, hiki ke noho ka helu wahi a me ka panakō kauoha ma kekahi o nā panakō waena ʻelua.
- Hiki ke hoʻohana ʻia nā pine i hoʻohana ʻole ʻia e like me nā pine I/O.
- Pono e noho nā helu āpau a me nā kauoha a me nā pine pili i loko o kahi panakō hoʻokahi.
- Hiki i ka helu wahi a me ke kauoha a me nā pine data ke kaʻana like i kahi panakō ma lalo o kēia mau kūlana:
- ʻAʻole hiki i ka helu wahi a me ke kauoha a me nā pine ʻikepili ke kaʻana like i kahi ala I/O.
- Hiki ke hoʻohana ʻia kahi ala I/O i hoʻohana ʻole ʻia ma ka helu wahi a me ka panakō kauoha no nā pine ʻikepili.
Papa 4. Nā Paʻa Pin Nui
ʻAno hōʻailona | Kaohi |
ʻIkepili Strobe | Pono nā hōʻailona a pau o kahi hui DQ e noho ma ke ala I/O hoʻokahi. |
ʻIkepili | Pono e noho nā pine DQ pili ma ke ala I/O like. No nā kuʻina i kākoʻo ʻole i nā laina ʻikepili bidirectional, pono e hui kaʻawale nā hōʻailona heluhelu mai nā hōʻailona kākau. |
Wahi a me ke Kauoha | Pono nā ʻōlelo a me nā pine kauoha e noho i nā wahi i koho mua ʻia i loko o kahi waihona I/O. |
Banako pili
No nā panakō e manaʻo ʻia e pili ana, pono lākou e noho ma ka kolamu I/O hoʻokahi, No ka hoʻoholo ʻana inā pili nā panakō, e nānā i ka Modular I/O banks Location and Pin Counts in Stratix 10 Devices section in the Stratix 10 General Purpose I /O
Ke alakaʻi hoʻohana.
I ka nānā ʻana i nā papa ma ka Stratix 10 General Purpose I/O User Guide, palekana ke manaʻo e pili ana nā panakō a pau i hōʻike ʻia, ke ʻole kahi hōʻailona ' – '; hōʻailona ' – ' ʻaʻole i hoʻopaʻa ʻia ka panakō no ka pūʻolo.
Nā Hana Pin
No ka hoʻoholo ʻana i nā wahi no nā pine EMIF I/O a pau, pono ʻoe e kuhikuhi i ka papa pine no kāu hāmeʻa. Ke kuhikuhi nei i ka papa pine, ua hāʻawi ʻia nā helu panakō, I/O bank indices, a me nā inoa pine. Hiki iā ʻoe ke loaʻa nā pine pine no ka helu wahi a me nā pine kauoha ma ka Stratix 10 Scheme Table aia ma ka Intel FPGA webpaena. Hiki iā ʻoe ke hana i nā hana pin ma nā ʻano like ʻole. ʻO ke ala i ʻōlelo ʻia, ʻo ia ka hoʻopaʻa lima ʻana i kekahi mau hōʻailona interface a e ʻae i ka Intel Quartus Prime Fitter e mālama i ke koena. ʻO kēia ʻano hana ka nīnau ʻana i nā papa pine e ʻimi i nā kūlana kānāwai no kekahi o nā pine interface a hāʻawi iā lākou ma o ka .qsf file i hana ʻia me ka hoʻolālā EMIF example. No kēia ʻano o ka hoʻokomo I/O, pono ʻoe e kāohi i nā hōʻailona aʻe:
- CK0
- Hoʻokahi pine DQS no kēlā me kēia hui
- Uaki kuhikuhi PLL
- RZQ
Ma muli o nā kaohi i luna, hoʻololi ka Intel Quartus Prime Fitter i nā pine i loko o kēlā me kēia ala e like me ka mea e pono ai. Hōʻike kēia kiʻi i kahi exampka nui o nā hana pine no kahi pānaʻi DDR3 x72 me kēia mau koho:
- Hoʻokomo ʻia ka helu wahi a me ka pine kauoha ma ka panakō 2M a koi ʻia i 3 alahele.
- Kāohi ʻia ʻo CK0 i ka pine 8 ma ka panakō 2M.
- Kāohi ʻia nā pine uaki kuhikuhi PLL i nā pine 24 a me 25 ma ka panakō 2M.
- Kāohi ʻia ʻo RZQ i ka pine 26 ma ka panakō 2M.
- Hoʻokomo ʻia ka ʻikepili i loko o nā panakō 2N, 2M, a me 2L, a pono i 9 mau ala.
- Hoʻokomo ʻia nā pūʻulu DQS 1-4 i ka panakō 2N.
- Hoʻokomo ʻia ka pūʻulu DQS 0 i ka panakō 2M.
- Hoʻokomo ʻia nā pūʻulu DQS 5-8 i loko o ka panakō 2L.
Kiʻi 5. Nā hana Pin Example: DDR3 x73 Interface
Ma keia exampe, e hoʻopaʻa iā CK0 i ka pine 8 ma ka panakō 2M, e hoʻohui ʻoe i kēia laina i ka .qsf file, ma muli o ka papa pine kūpono:
Hiki ke hoʻohana ʻia ke ʻano o ka hana pine i luna i nā pine a pau:
ʻIke pili
- Nā Panakō I/O Modular i nā polokalamu Intel Stratix 10
- Intel Stratix 10 EMIF IP DDR3
- Intel Stratix 10 EMIF IP no DDR4
- Intel Stratix 10 EMIF IP no QDRII/II+/Xtreme
- Intel Stratix 10 EMIF IP no QDR-IV
- Intel Stratix 10 EMIF IP no RLDRAM 3
Hoʻopili a hoʻolālā ʻana i ka Intel Stratix 10 EMIF Design Example
Ma hope o kāu hana ʻana i nā hana pine pono i ka .qsf file, hiki iā ʻoe ke hōʻuluʻulu i ka hoʻolālā example i loko o ka polokalamu Intel Quartus Prime.
- E hoʻokele i ka waihona Intel Quartus Prime i loaʻa ka hoʻolālā example papa kuhikuhi.
- E wehe i ka papahana Intel Quartus Prime file, (.qpf).
- No ka hoʻomaka ʻana i ka hōʻuluʻulu ʻana, kaomi i ka Processing ➤ Start Compilation. ʻO ka hoʻokō pono ʻana o ka hōʻuluʻulu ʻana e hana i kahi .sof file, e hiki ai i ka hoʻolālā ke holo ma luna o ka lako.
- No ka hoʻolālā ʻana i kāu hāmeʻa me ka hoʻolālā i hui ʻia, e wehe i ka polokalamu ma ke kaomi ʻana i Tools ➤ Programmer.
- Ma ka polokalamu, kaomi i ka 'Auto Detect e 'ike i nā mea i kāko'o 'ia.
- E koho i ka polokalamu Intel Stratix 10 a laila koho i Change File.
- E hoʻokele i ka ed_synth.sof i hana ʻia file a koho Wehe.
- Kaomi i ka Start e hoʻomaka i ka hoʻolālā ʻana i ka polokalamu Intel Stratix 10. Ke hoʻolālā maikaʻi ʻia ka hāmeʻa, pono e hōʻike ka pae holomua ma ka ʻaoʻao ʻākau o ka puka aniani he 100% (Pono).
Hoʻopau i ka Intel Stratix 10 EMIF Design Example
Loaʻa ka EMIF Debug Toolkit e kōkua i ka hoʻopau ʻana i nā hoʻolālā hoʻolālā hoʻomanaʻo waho. Hāʻawi ka mea hana iā ʻoe e hōʻike i ka heluhelu a kākau ʻana i nā palena a hana i nā kiʻi maka. Ma hope o kou hoʻolālā ʻana i ka pahu hoʻomohala Intel Stratix 10, hiki iā ʻoe ke hōʻoia i kāna hana me ka hoʻohana ʻana i ka EMIF Debug Toolkit.
- No ka hoʻomaka ʻana i ka EMIF Debug Toolkit, hoʻokele i nā mea hana ➤ System Debugging Tools ➤ External Memory Interface Toolkit.
- Kaomi i ka Initialize Connections.
- Kaomi iā Link Project i ka polokalamu. Hōʻike ʻia kahi puka makani; e hōʻoia ua koho ʻia ka mea pono a ʻo ka .sof file koho ʻia.
- Kaomi i ka Create Memory Interface Connection. E ʻae i nā hoʻonohonoho paʻamau ma ke kaomi ʻana iā OK.
Ua hoʻonohonoho ʻia ka pahu hoʻomohala Intel Stratix 10 e hana me ka EMIF Debug Toolkit, a hiki iā ʻoe ke hana i kekahi o kēia mau hōʻike ma ke kaomi pālua ʻana i ke koho pili.
- Hoʻopau hou i ka calibration. Hoʻopuka i kahi hōʻike calibration e hōʻuluʻulu ana i ke kūlana calibration no kēlā me kēia hui DQ/DQS me nā palena no kēlā me kēia pine DQ/DQS.
- Keaukaha Margining. Hoʻopuka i kahi hōʻike e hōʻuluʻulu ana i ka heluhelu a kākau ʻana i nā palena ma kēlā me kēia I/O pin. He ʻokoʻa kēia mai ka calibration margining no ka mea, hopu ʻia ka margining driver i ka wā o ke kaʻa ʻana o ka mea hoʻohana ma mua o ka calibration
- E hana i ke kiʻi maka. Hoʻokumu i ka heluhelu a kākau ʻana i nā kiʻi maka no kēlā me kēia pine DQ e pili ana i nā kumu ʻikepili calibration.
- Hoʻopau kalibrate. Holoi i nā waiwai hoʻopau ʻokoʻa a hōʻike i nā palena i hāʻawi ʻia e kēlā me kēia waiwai hoʻopau. E hoʻohana i kēia hiʻohiʻona e kōkua i ke koho ʻana i ka hoʻopau maikaʻi loa no ka interface hoʻomanaʻo.
ʻIke pili
Intel Stratix 10 EMIF IP Debugging
Hoʻolālā ExampʻO ka wehewehe ʻana no nā ʻaoʻao hoʻomanaʻo waho Intel Stratix 10 FPGA IP
Ke hoʻohālikelike ʻoe a hoʻohua i kāu EMIF IP, hiki iā ʻoe ke kuhikuhi i ka ʻōnaehana hana i nā papa kuhikuhi no ka simulation a me ka synthesis. file hoʻonohonoho, a hana i ka file hoʻonohonoho aunoa. Inā koho ʻoe i ka Simulation a i ʻole Synthesis ma lalo o Example Hoʻolālā Files ma ka Example Designs tab, hana ka ʻōnaehana i kahi simulation piha file hoʻonohonoho a i ʻole kahi synthesis piha file hoʻonohonoho, e like me kāu koho.
Hoʻohuihui Example Hoʻolālā
ʻO ka synthesis exampAia ka le design i nā poloka nui i hōʻike ʻia ma ke kiʻi ma lalo.
- ʻO kahi mea hana kaʻa kaʻa, ʻo ia ka synthesizable Avalon®-MM exampka mea hoʻokele e hoʻokō i kahi ʻano pseudo-random o ka heluhelu ʻana a kākau i kahi helu helu helu helu. Mālama pū ka mea hana kaʻa i ka ʻikepili i heluhelu ʻia mai ka hoʻomanaʻo ʻana e hōʻoia i ka pili ʻana i ka ʻikepili i kākau ʻia a hōʻoia i ka hāʻule ʻole.
- ʻO kahi hiʻohiʻona o ka interface hoʻomanaʻo, e komo pū ana:
- He mea hoʻomanaʻo hoʻomanaʻo e hoʻololi ana ma waena o ke kikowaena Avalon-MM a me ka interface AFI.
- ʻO ka PHY, e lawelawe ana ma ke ʻano he kikowaena ma waena o ka mea hoʻomanaʻo hoʻomanaʻo a me nā mea hoʻomanaʻo hoʻomanaʻo waho e hana i nā hana heluhelu a kākau.
Kiʻi 6. Synthesis Example Hoʻolālā
Inā ʻoe e hoʻohana nei i ka hiʻohiʻona Ping Pong PHY, ka synthesis exampAia i loko o ka hoʻolālā ʻelua mau mea hana kaʻa e hoʻopuka ana i nā kauoha i ʻelua mau mea hoʻomanaʻo kūʻokoʻa ma o nā mea hoʻokele kūʻokoʻa ʻelua a me kahi PHY maʻamau, e like me ka hōʻike ʻana ma ke kiʻi aʻe.
Kiʻi 7. Synthesis Example Hoʻolālā no ka Ping Pong PHY
Inā ʻoe e hoʻohana ana iā RLDRAM 3, ʻo ka mea hana kaʻa i ka synthesis exampE kamaʻilio pololei ka hoʻolālā me ka PHY me ka hoʻohana ʻana i ka AFI, e like me ka hōʻike ʻana ma kēia kiʻi.
Kiʻi 8. Synthesis Example Design for RLDRAM 3 Interfaces
Nānā: Inā hoʻonohonoho ʻia hoʻokahi a ʻoi aku paha o ka PLL Sharing Mode, DLL Sharing Mode, a i ʻole OCT Sharing Mode i kekahi waiwai ʻē aʻe ma mua o No Sharing, ka synthesis exampE loaʻa i ka hoʻolālā ʻelua mau mea hoʻokele kaʻa / hoʻomanaʻo. Hoʻopili wale ʻia nā mea hoʻoheheʻe kaʻa / hoʻomanaʻo hoʻomanaʻo e nā pilina PLL/DLL/OCT e like me ka wehewehe ʻana e nā hoʻonohonoho hoʻonohonoho. Hōʻike ʻia nā hiʻohiʻona o ka mea hoʻomohala / hoʻomanaʻo hoʻomanaʻo pehea e hiki ai iā ʻoe ke hana i ia mau pilina ma kāu mau hoʻolālā ponoʻī.
Nānā: ʻO ke kahe ʻana o nā ʻaoʻao ʻekolu e like me ka wehewehe ʻana ma Intel Quartus Prime Standard Edition User Guide: ʻAʻole kākoʻo ʻia ʻo Synthesis ʻaoʻao ʻekolu no EMIF IP.
ʻIke pili
Hana ʻana i ka Synthesizable EMIF Design Example on
Hoʻohālikelike Example Hoʻolālā
ʻO ka hoʻohālikelike exampAia i loko o ka hoʻolālā nā poloka nui i hōʻike ʻia ma kēia kiʻi.
- He laʻana o ka synthesis example manao. E like me ka mea i wehewehe ʻia ma ka pauku mua, ʻo ka synthesis exampLoaʻa i ka hoʻolālā kahi mea hoʻokele kaʻa a me kahi hiʻohiʻona o ka interface hoʻomanaʻo. Paʻamau kēia mau poloka i nā kumu hoʻohālike abstract inā kūpono no ka hoʻohālikelike wikiwiki.
- He kumu hoʻomanaʻo, e hana ana ma ke ʻano he kumu hoʻohālike e pili ana i nā kikoʻī protocol memory. Hāʻawi pinepine nā mea kūʻai hoʻomanaʻo i nā hiʻohiʻona simulation no kā lākou mau mea hoʻomanaʻo kikoʻī hiki iā ʻoe ke hoʻoiho mai kā lākou webpaena.
- ʻO kahi mea nānā kūlana, nāna e nānā i nā hōʻailona kūlana mai ke kikowaena hoʻomanaʻo hoʻomanaʻo waho IP a me ka mea hana kaʻa, e hōʻailona i kahi kūlana holoʻokoʻa a hāʻule paha.
Kiʻi 9. Hoʻohālikelike Example Hoʻolālā
Inā ʻoe e hoʻohana nei i ka hiʻohiʻona Ping Pong PHY, ka simulation exampAia i loko o ka hoʻolālā ʻelua mau mea hana kaʻa e hoʻopuka ana i nā kauoha i ʻelua mau mea hoʻomanaʻo kūʻokoʻa ma o nā mea hoʻokele kūʻokoʻa ʻelua a me kahi PHY maʻamau, e like me ka hōʻike ʻana ma ke kiʻi aʻe.
Kiʻi 10. Hoʻohālikelike Example Hoʻolālā no ka Ping Pong PHY
Inā ʻoe e hoʻohana ana iā RLDRAM 3, ʻo ka mea hana kaʻa i ka simulation exampE kamaʻilio pololei ka hoʻolālā me ka PHY me ka hoʻohana ʻana i ka AFI, e like me ka hōʻike ʻana ma kēia kiʻi.
Kiʻi 11. Hoʻohālikelike Example Design for RLDRAM 3 Interfaces
ʻIke pili
E hana ana i ka EMIF Design Example no ka Simulation ma
Example Designs Interface Tab
Aia i loko o ka mea hoʻoponopono hoʻohālikelike kahi Example Designs tab e hiki ai iā ʻoe ke hoʻohālikelike a hana i kāu example designs.l
Loaʻa Example Māhele Hoʻolālā
Hiki iā ʻoe ke koho i ka ex i makemake ʻiaample manao. I kēia manawa, ʻo EMIF ExampʻO ka Design wale nō ke koho i loaʻa, a ua koho ʻia ma ke ʻano paʻamau.
Moʻolelo Hoʻoponopono Paʻi no nā Interface Memory External Intel Stratix 10 FPGA IP Design Example alakaʻi hoʻohana
Palapala Palapala | ʻO Intel Quartus Prime Version | Nā hoʻololi |
2021.03.29 | 21.1 | • I ka Example Hoʻomaka wikiwiki mokuna, wehe ʻia nā kuhikuhi i ka NCSim* simulator. |
2018.09.24 | 18.1 | • Nā helu hou i loko o ka Hana ʻana i ka Synthesizable EMIF Design Example a E hana ana i ka EMIF Design Example no ka Simulation kumuhana. |
2018.05.07 | 18.0 | • Hoʻololi i ke poʻo inoa palapala mai ʻO Intel Stratix 10 mau mea hoʻomanaʻo waho IP Design Example alakaʻi hoʻohana i Nā Interface Hoʻomanaʻo waho Intel Stratix 10 FPGA IP Design Example alakaʻi hoʻohana.
• Hoʻoponopono ʻia nā kiko pōkā i loko Pauview pauku o ka Hoʻokomo Pin no Intel Stratix 10 EMIF IP kumuhana. |
Lā | Manao | Nā hoʻololi |
Nowemapa 2017 | 2017.11.06 | Hoʻokuʻu mua. |
Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna mau huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā aia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku Intel e loaʻa i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā lawelawe. * Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.
Palapala / Punawai
![]() |
ʻIkepili hoʻomanaʻo waho intel Intel Stratix 10 FPGA IP Design Example [pdf] Ke alakaʻi hoʻohana Nā Interface Hoʻomanaʻo waho Intel Stratix 10 FPGA IP Design Example, Mawaho, Nā mea hoʻomanaʻo hoʻomanaʻo Intel Stratix 10 FPGA IP Design Example, Intel Stratix 10 FPGA IP Design Example, 10 FPGA IP Design Example |