F-Tile Interlaken Intel FPGA IP Design Example

Alakaʻi hoʻomaka wikiwiki

Hāʻawi ka F-Tile Interlaken Intel® FPGA IP core i kahi papa hoʻokolohua simulation. ʻO kahi hoʻolālā hāmeʻa exampʻO nā mea e kākoʻo ana i ka hōʻuluʻulu ʻana a me ka hoʻāʻo ʻana e loaʻa i ka polokalamu polokalamu Intel Quartus® Prime Pro Edition 21.4. Ke hana ʻoe i ka hoʻolālā example, hana 'akomi ka mea hooponopono parameter i ka files pono e simulate, hōʻuluʻulu, a ho'āʻo i ka hoʻolālā.
ʻO ka papa hōʻike a me ka hoʻolālā exampKākoʻo ʻo ia i ke ʻano NRZ a me PAM4 no nā hāmeʻa F-tile. Hoʻokumu ka F-Tile Interlaken Intel FPGA IP core i ka hoʻolālā examples no kēia mau hui kākoʻo o ka helu o nā alahele a me nā helu ʻikepili.

IP Kākoʻo ʻia nā hui ʻana o ka helu o nā alahele a me nā helu ʻikepili
Kākoʻo ʻia nā hui like ʻole ma ka polokalamu polokalamu Intel Quartus Prime Pro Edition 21.3. E kākoʻo ʻia nā hui ʻē aʻe a pau i kahi mana e hiki mai ana o ka Intel Quartus Prime Pro Edition.

Ka helu o na Alanui	Laki Alanui (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	ʻAe	–	ʻAe	ʻAe	–
6	–	–	–	ʻAe	ʻAe
8	–	–	ʻAe	ʻAe	–
10	–	–	ʻAe	ʻAe	–
12	–	ʻAe	ʻAe	ʻAe	–

Kiʻi 1. Nā ʻanuʻu hoʻomohala no ka Design Example

Nānā: E loaʻa ana ka Hardware Compilation and Testing ma ka polokalamu polokalamu Intel Quartus Prime Pro Edition 21.4.
ʻO ka F-Tile Interlaken Intel FPGA IP core design exampLe kākoʻo i kēia mau hiʻohiʻona:

• Kūloko TX i RX mode loopback
• Hoʻopuka 'akomi i nā ʻeke nui paʻa
• Nā mea hiki ke hoʻopaʻa packet maʻamau
• Hiki ke hoʻohana i ka System Console e hoʻonohonoho hou i ka hoʻolālā no ka hoʻāʻo hou ʻana

Kiʻi 2. Kiʻekiʻe-pae kiʻekiʻe Block Diagram

ʻIke pili

• F-Tile Interlaken Intel FPGA IP alakaʻi hoʻohana
• F-Tile Interlaken Intel FPGA IP Release Notes

Pono nā lako lako a me nā lako polokalamu

E ho'āʻo i ka exampe hoʻolālā, e hoʻohana i ka lako a me ka lako polokalamu:

• ʻO ka polokalamu polokalamu polokalamu Intel Quartus Prime Pro Edition 21.3
• Pūnaehana Console
• Kākoʻo ʻia ka Simulator:
  • Nā huaʻōlelo * VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE a i ʻole Questa*

Nānā:  Kākoʻo paʻa no ka hoʻolālā exampe loaʻa iā ia ma ka polokalamu polokalamu Intel Quartus Prime Pro Edition 21.4.

Hana i ka Hoʻolālā

Kiʻi 3. Kaʻina hana

E hahai i kēia mau ʻanuʻu e hana i ka hoʻolālā example and testbench:

1. Ma ka polokalamu Intel Quartus Prime Pro Edition, kaomi File ➤ New Project Wizard e hana i kahi papahana Intel Quartus Prime hou, a i ʻole kaomi File ➤ Open Project e wehe i kahi papahana Intel Quartus Prime. Koi ka wizard iā ʻoe e kuhikuhi i kahi mea hana.
2. E wehewehe i ka ʻohana hāmeʻa Agilex a koho i ka hāmeʻa me F-Tile no kāu hoʻolālā.
3. Ma ka IP Catalog, e huli a kaomi pālua i ka F-Tile Interlaken Intel FPGA IP. Hōʻike ʻia ka puka aniani IP Variant hou.
4. E wehewehe i kahi inoa kiʻekiʻe no kāu hoʻololi IP maʻamau. Mālama ka mea hoʻoponopono hoʻoponopono i nā hoʻonohonoho hoʻololi IP ma kahi file inoa ʻia .ip.
5. Kaomi OK. Hōʻike ʻia ka mea hoʻoponopono hoʻohālikelike.

Kiʻi 4. Example Hoʻolālā Tab

6. Ma ka ʻaoʻao IP, e kuhikuhi i nā ʻāpana no kāu hoʻololi kumu IP.
7. Ma ka Example Design tab, koho i ke koho Simulation e hana i ka papa hoʻāʻo.
'Ōlelo Aʻo: ʻO ke koho Synthesis no ka lako kamepiula exampka hoʻolālā, e loaʻa ana ma ka polokalamu polokalamu Intel Quartus Prime Pro Edition 21.4.
8. No Generated HDL Format, loaʻa nā koho Verilog a me VHDL.
9. Kaomi Generate Example Hoʻolālā. ʻO ke koho Example Design Directory puka makani.
10. Inā makemake ʻoe e hoʻololi i ka hoʻolālā exampke ala papa kuhikuhi a i ʻole ka inoa mai nā kuhi hewa i hōʻike ʻia (ilk_f_0_example_design), e nānā i ke ala hou a paʻi i ka ex design houample inoa papa kuhikuhi.
11. Kaomi iā OK.

Nānā: Ma ka F-Tile Interlaken Intel FPGA IP design exampa, ua hoʻomaka koke ʻia kahi SystemPLL, a pili i ka F-Tile Interlaken Intel FPGA IP core. ʻO ke ala hierarchy SystemPLL i ka hoʻolālā exampʻo ia:

example_design.test_env_inst.test_dut.dut.pll

ʻO ka SystemPLL i ka hoʻolālā exampkaʻana like 156.26 MHz kuhikuhi uaki like me ka Transceiver.

Papa kuhikuhi

Hoʻokumu ka F-Tile Interlaken Intel FPGA IP core i kēia files no ka hoʻolālā example:
Kiʻi 5. Papa kuhikuhi

Papa 2. Hoʻolālā Lako Paʻa Example File Nā wehewehe
ʻO kēia mau mea files aia i loko o kaample_installation_dir>/ilk_f_0_examppapa kuhikuhi le_design.

File Na inoa	wehewehe
example_design.qpf	Papahana Intel Quartus Prime file.
example_design.qsf	Nā hoʻonohonoho papahana Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Synopsys Design Constraint file. Hiki iā ʻoe ke kope a hoʻololi no kāu hoʻolālā ponoʻī.
sysconsole_testbench.tcl	Nui file no ke komo ʻana i ka System Console

Nānā: Kākoʻo paʻa no ka hoʻolālā exampe loaʻa iā ia ma ka polokalamu polokalamu Intel Quartus Prime Pro Edition 21.4.

Papa 3. Papa hoao File wehewehe

ʻO kēia file aia ma kaample_installation_dir>/ilk_f_0_example_design/ examppapa kuhikuhi le_design/rtl.

File inoa	wehewehe
top_tb.sv	pae hoʻāʻo pae kiʻekiʻe file.

Papa 4. Nā Palapala Hōʻikeʻike

ʻO kēia mau mea files aia i loko o kaample_installation_dir>/ilk_f_0_example_design/ examppapa kuhikuhi le_design/testbench

File inoa	wehewehe
run_vcs.sh	ʻO ka palapala Synopsys VCS e holo i ka papa hōʻike.
run_vcsmx.sh	ʻO ka palapala Synopsys VCS MX e holo i ka papa hōʻike.
run_mentor.tcl	ʻO ka Siemens EDA ModelSim SE a i ʻole Questa script e holo i ka papa hōʻike.

Hoʻohālike i ka Hoʻolālā Example Hōʻikeʻike

Kiʻi 6. Kaʻina hana

E hahai i kēia mau ʻanuʻu e hoʻohālike i ka papa hoʻokolohua:

1. Ma ke kauoha kauoha, e hoʻololi i ka papa kuhikuhi simulation testbench. ʻO ke ala papa kuhikuhiample_installation_dir>/example_design/ testbench.
2. E holo i ka palapala simulation no ka simulator kākoʻo o kāu koho. Hoʻopili ka ʻatikala a holo i ka papa hōʻike ma ka simulator. Pono kāu palapala e nānā i ka helu SOP a me EOP ma hope o ka pau ʻana o ka simulation.

Papa 5. Nā ʻanuʻu e holo i ka Simulation

Mea hoʻomeamea	Nā kuhikuhi
VCS	Ma ka laina kauoha, e kikokiko:   sh run_vcs.sh
VCS MX	Ma ka laina kauoha, e kikokiko:   sh run_vcsmx.sh
ModelSim SE a i ʻole Questa	Ma ka laina kauoha, e kikokiko:   vsim -hana run_mentor.tcl Inā makemake ʻoe e hoʻohālikelike me ka lawe ʻole ʻana i ka ModelSim GUI, ʻano:   vsim -c -do run_mentor.tcl

3. E noʻonoʻo i nā hopena. Hoʻouna a loaʻa mai kahi simulation kūleʻa i nā ʻeke, a hōʻike iā "Test PASSED".

ʻO ka papa hōʻike no ka hoʻolālā example hoopau i keia mau hana:

• Hoʻomaka koke i ka F-Tile Interlaken Intel FPGA IP core.
• Paʻi i ke kūlana PHY.
• Nānā i ka hoʻonohonoho hoʻonohonoho metaframe (SYNC_LOCK) a me nā palena huaʻōlelo (block) (WORD_LOCK).
• E kali no ka laka ʻana a hoʻopaʻa ʻia nā alahele pākahi.
• Hoʻomaka ka hoʻouna ʻana i nā ʻeke.
• Ke nānā nei i nā helu ʻikepili:
  • Nā hewa CRC24
  • SOPs
  • Nā EOP

sample output hōʻike i ka holomua hoʻāʻo simulation holo:

Hoʻopili i ka Design Example

1. E hōʻoia i ka exampua pau ka hana hoʻolālā.
2. Ma ka polokalamu Intel Quartus Prime Pro Edition, wehe i ka papahana Intel Quartus Primeample_installation_dir>/example_design.qpf>.
3. Ma ka papa kuhikuhi Processing, kaomi i ka Start Compilation.

Hoʻolālā Example Wehewehe

ʻO ka hoʻolālā example hōʻike i nā hana o ka Interlaken IP core.

Hoʻolālā Example Nā ʻāpana

ʻO ka exampHoʻopili ka hoʻolālā i ka ʻōnaehana a me nā wati kuhikuhi PLL a me nā mea hoʻolālā e pono ai. ʻO ka exampHoʻonohonoho ka hoʻolālā i ka IP core i loko o ke ʻano loopback kūloko a hoʻopuka i nā ʻeke ma ka IP core TX mea hoʻohana hoʻoili data hoʻololi. Hoʻouna ka IP core i kēia mau ʻeke ma ke ala loopback kūloko ma o ka transceiver.
Ma hope o ka loaʻa ʻana o ka mea hoʻokipa IP core i nā ʻeke ma ke ala loopback, hana ia i nā ʻeke Interlaken a hoʻouna iā lākou ma ke kikowaena hoʻoili data hoʻohana RX. ʻO ka exampʻO ka nānā ʻana o ka hoʻolālā i ka loaʻa ʻana o nā ʻeke a hoʻouna ʻia.
ʻO ka F-Tile Interlaken Intel IP hoʻolālā example e komo i keia mau mea.

1. F-Tile Interlaken Intel FPGA IP kumu
2. Packet Generator a me Packet Checker
3. F-Tile Reference a me System PLL Clock Intel FPGA IP core

Nā hōʻailona Interface

Papa 6. Hoʻolālā Example Nā hōʻailona Interface

inoa awa	Kuhikuhi	Laulā (Bits)	wehewehe
mgmt_clk	Hookomo	1	Hoʻokomo uaki ʻōnaehana. ʻO ka pinepine o ka uaki he 100 MHz.
pll_ref_clk	Hookomo	1	Uaki kuhikuhi Transceiver. Hoʻokele i ka RX CDR PLL.
rx_pin	Hookomo	Ka helu o nā alahele	Mea loaʻa SERDES pine data.
tx_pin	Hoʻopuka	Ka helu o nā alahele	Hoʻouna i ka pine data SERDES.
rx_pin_n(1)	Hookomo	Ka helu o nā alahele	Mea loaʻa SERDES pine data.
tx_pin_n(1)	Hoʻopuka	Ka helu o nā alahele	Hoʻouna i ka pine data SERDES.
mac_clk_pll_ref	Hookomo	1	Pono e alakaʻi ʻia kēia hōʻailona e kahi PLL a pono e hoʻohana i ke kumu wati like e hoʻokele i ka pll_ref_clk. Loaʻa kēia hōʻailona ma nā ʻano like ʻole o ka hāmeʻa PAM4.
usr_pb_reset_n	Hookomo	1	Kau hoʻonohonoho ʻikepili.

(1) Loaʻa wale i nā ʻano like ʻole PAM4.

Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna mau huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā aia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku Intel e loaʻa i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā ​​​​lawelawe.
* Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.

Palapala Palapala

Nānā:

• Hoʻolālā ExampHoʻomaka ka helu helu inoa me 0x20** ʻoiai hoʻomaka ka helu inoa inoa Interlaken IP core me 0x10**.
• Hoʻomaka ka helu inoa F-tile PHY me 0x30** aʻo ka helu inoa FEC F-tile e hoʻomaka me 0x40**. Loaʻa ka papa inoa FEC ma ke ʻano PAM4.
• Heluhelu komo: RO—Heluhelu wale, a me RW—Heluhelu/Kkau.
• Heluhelu ʻia ka console ʻōnaehana i ka hoʻolālā example kākau inoa a hōʻike i ke kūlana hoʻokolohua ma ka pale.

Papa 7. Hoʻolālā Example Palapala Palapala

Offset	inoa	Komo	wehewehe
8'h00	Mālama ʻia
8'h01	Mālama ʻia
8'h02	Pūnaehana PLL hou	RO	Ma hope o nā bits e hōʻike ana i ka ʻōnaehana PLL reset noi a hiki i ka waiwai: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Hoʻopili ʻia ke ala RX	RO	Hōʻike i ka laina laina RX.
8'h04	WORD laka	RO	[NUM_LANES–1:0] – ʻIke ʻia nā palena ʻōlelo (block).
8'h05	Paʻa ka hoʻopaʻa ʻana	RO	[NUM_LANES–1:0] – ʻO ka hoʻonohonoho hoʻonohonoho Metaframe.
8'h06 - 8'h09	helu kuhi hewa CRC32	RO	Hōʻike i ka helu kuhi hewa CRC32.
8'h0A	helu kuhi hewa CRC24	RO	Hōʻike i ka helu kuhi hewa CRC24.
8'h0B	Hōʻailona hoʻokahe/lalo	RO	Hōʻike nā bits ma hope nei: • Bit [3] – TX underflow hōʻailona • Bit [2] – hōʻailona overflow TX • Bit [1] – hōʻailona overflow RX
8'h0C	Helu SOP	RO	Hōʻike i ka helu o SOP.
8'h0D	helu EOP	RO	Hōʻike i ka helu o EOP
8'h0E	helu hewa	RO	Hōʻike i ka helu o nā hewa i lalo: • Nalo o ka laina ala • ʻŌlelo hoʻomalu hewa • ke kumu hoʻohalahala ʻole • Nalo ka hōʻailona SOP a i ʻole EOP
8'h0F	send_data_mm_clk	RW	Kākau i ka 1 a i ka bit [0] e hiki ai i ka hōʻailona hana.
8'h10	Kuhi hewa		Hōʻike i ka hewa o ka mea nānā. (Hino ka ʻikepili SOP, hewa helu Channel, a me ka hewa ʻikepili PLD)
8'h11	Laka PLL pūnaewele	RO	Hōʻike ka bit [0] i ka hōʻailona laka PLL.
8'h14	TX helu SOP	RO	Hōʻike i ka helu o ka SOP i hana ʻia e ka mea hana packet.
8'h15	TX EOP helu	RO	Hōʻike i ka helu o ka EOP i hana ʻia e ka mea hoʻopuka packet.
8'h16	ʻeke mau	RW	Kākau i ka 1 i ka bit [0] i hiki ai i ka ʻeke mau.
hoʻomau…

Offset	inoa	Komo	wehewehe
8'h39	helu kuhi hewa ECC	RO	Hōʻike i ka helu o nā hewa ECC.
8'h40	Ua hoʻoponopono ʻo ECC i ka helu hewa	RO	Hōʻike i ka helu o nā hewa ECC i hoʻoponopono ʻia.
8'h50	tile_tx_rst_n	WO	Hoʻihoʻi ʻia ka tile i SRC no TX.
8'h51	tile_rx_rst_n	WO	Hoʻihoʻi ʻia ka tile i SRC no RX.
8'h52	tile_tx_rst_ack_n	RO	ʻAe ʻia ka hoʻihoʻi ʻana i ka tile mai SRC no TX.
8'h53	tile_rx_rst_ack_n	RO	ʻAe ʻia ka hoʻihoʻi ʻana i ka tile mai SRC no RX.

Hoʻoponopono hou

Ma ka F-Tile Interlaken Intel FPGA IP core, hoʻomaka ʻoe i ka hoʻihoʻi (reset_n=0) a paʻa a hiki i ka hoʻihoʻi ʻana o ka IP core i kahi hōʻoia hou (reset_ack_n=0). Ma hope o ka wehe ʻia ʻana o ka hoʻihoʻi hou ʻana (reset_n=1), e hoʻi ka hōʻoia hou i kona kūlana mua
(reset_ack_n=1). Ma ka hoʻolālā exampʻAe, aia kahi papa inoa rst_ack_sticky i ka ʻōlelo hōʻoia hoʻihoʻi a laila hoʻomaka i ka wehe ʻana o ka hoʻoponopono (reset_n=1). Hiki iā ʻoe ke hoʻohana i nā ala ʻē aʻe i kūpono i kāu mau pono hoʻolālā.

mea nui: I kēlā me kēia hiʻohiʻona kahi e koi ʻia ai ka loopback serial kūloko, pono ʻoe e hoʻokuʻu iā TX a me RX o ka F-tile ma kahi kaʻawale. E nānā i ka palapala console system no ka ʻike hou aku.

Kiʻi 7. Hoʻoponopono hou i ke kaʻina ma ke ʻano NRZ

Kiʻi 8. Hoʻoponopono hou i ke kaʻina ma ke ʻano PAM4

F-Tile Interlaken Intel FPGA IP Design Example Nā waihona alakaʻi hoʻohana

Inā ʻaʻole i helu ʻia kahi mana IP core, pili ke alakaʻi mea hoʻohana no ka mana IP mua.

ʻO Intel Quartus Prime Version	Manaʻo IP Core	Ke alakaʻi hoʻohana
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP Design Example alakaʻi hoʻohana

Moʻolelo Hoʻoponopono Hou no F-Tile Interlaken Intel FPGA IP Design Example alakaʻi hoʻohana

Palapala Palapala	ʻO Intel Quartus Prime Version	Manaʻo IP	Nā hoʻololi
2021.10.04	21.3	3.0.0	• Kākoʻo hoʻohui ʻia no ka hui pū ʻana o nā alahele hou. No ka 'ike hou aku, e nānā i Papa: IP i kākoʻo ʻia i nā hui o ka helu o nā alahele a me ka helu ʻikepili. • Hoʻohou i ka papa inoa simulator i kākoʻo ʻia ma ka ʻāpana: Pono nā lako lako a me nā lako polokalamu. • Hoʻohui i nā papa inoa hoʻoponopono hou ma ka ʻāpana: Palapala Palapala.
2021.06.21	21.2	2.0.0	Hoʻokuʻu mua.

Palapala / Punawai

intel F-Tile Interlaken Intel FPGA IP Design Example [pdf] Ke alakaʻi hoʻohana F-Tile Interlaken Intel FPGA IP Design Example, F-Tile, Interlaken Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example, Design Example

Nā kuhikuhi

• Palapala Hoʻohana