F Tile Serial Lite IV Intel FPGA IP alakaʻi hoʻohana

ʻIkepili huna

F Tile Serial Lite IV Intel FPGA IP

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana
Hoʻouka hou ʻia no Intel® Quartus® Prime Design Suite: 22.1 IP Version: 5.0.0

Hoʻouna manaʻo manaʻo

UG-20324

ID: 683074 Version: 2022.04.28

ʻIkepili
ʻIkepili
1. E pili ana i ka F-Tile Serial Lite IV Intel® FPGA IP User Guide…………………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview………………………………………………………. 6 2.1. Hoʻokuʻu ʻIke……………………………………………………………………………………..7 2.2. Nā mea i kākoʻo ʻia……………………………………………………………………………….. 7 2.3. Pae Kākoʻo IP Version…………………………………………………………………………..8 2.4. Kākoʻo ʻĀpana Māmā………………………………………………………………………………..8 2.5. Ka hoʻohana ʻana i nā kumuwaiwai a me ka hoʻopaneʻe ʻana……………………………………………………………………9 2.6. ʻO ka pono o ka Bandwidth………………………………………………………………………………. 9
3. E hoʻomaka ana………………………………………………………………………………………………. 11 3.1. Ke hoʻokomo a me ka laikini ʻana i nā Intel FPGA IP Cores…………………………………………………… 11 3.1.1. Ke ʻano loiloi IP FPGA Intel………………………………………………………………. 11 3.2. Ka wehewehe ʻana i nā ʻāpana IP a me nā koho……………………………………………………………… 14 3.3. Hana ʻia File Kapili………………………………………………………………………… 14 3.4. Hoʻolikelike i nā Koko IP FPGA Intel………………………………………………………………………… 16 3.4.1. Hoʻohālike a me ka hōʻoia ʻana i ka hoʻolālā…………………………………………………… 17 3.5. Hoʻopili ʻana i nā Core IP ma nā mea hana EDA ʻē aʻe………………………………………………………. 17 3.6. Ka Houluulu ana i ka manao piha…………………………………………………………………………..18
4. ʻO ka wehewehe ʻana…………………………………………………………………………………… 19 4.1. ʻIkepili TX………………………………………………………………………………………………..20 4.1.1. Mea hoʻopili TX MAC………………………………………………………………………….. 21 4.1.2. Hoʻokomo Huaʻōlelo Mana (CW)……………………………………………………………… 23 4.1.3. TX CRC……………………………………………………………………………………28 4.1.4. TX MII Encoder…………………………………………………………………………….29 4.1.5. TX PCS a me PMA………………………………………………………………………….. 30 4.2. RX Datapath……………………………………………………………………………………. 30 4.2.1. RX PCS a me PMA………………………………………………………………………….. 31 4.2.2. RX MII Decoder…………………………………………………………………………………… 31 4.2.3. RX CRC…………………………………………………………………………………….. 31 4.2.4. RX Deskew……………………………………………………………………………………….32 4.2.5. Wehe ʻia RX CW…………………………………………………………………………35 4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture…………………………………………. 36 4.4. Hoʻonohonoho hou a hoʻomaka i ka loulou…………………………………………………………………………..37 4.4.1. Hoʻoponopono hou a hoʻomaka ʻo TX……………………………………………………. 38 4.4.2. RX Reset a me Initialization Sequence………………………………………………………. 39 4.5. Ka helu ʻana o ka loulou a me ka helu ʻana i ka pono o ka bandwidth…………………………………………………….. 40
5. Nā ʻāpana…………………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP nā hōʻailona Interface…………………………………………….. 44 6.1. Nā Hōʻailona Uaki……………………………………………………………………………………………….44 6.2. Hoʻoponopono hou i nā hōʻailona…………………………………………………………………………………… 44 6.3. Nā hōʻailona MAC……………………………………………………………………………………………….. 45 6.4. Nā hōʻailona hoʻonohonoho hou ʻana o ka Transceiver……………………………………………………………… 48 6.5. Nā hōʻailona PMA……………………………………………………………………………………………….. 49

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 2

Hoʻouna Manaʻo

ʻIkepili
7. Hoʻolālā me F-Tile Serial Lite IV Intel FPGA IP…………………………………………………… 51 7.1. Hoʻihoʻi hou i nā alakaʻi ……………………………………………………………………………….. 51 7.2. Nā alakaʻi alakaʻi hewa…………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP Guide Guide Archives…………………………………………. 52 9. Moʻolelo Hoʻoponopono Palapala no ka F-Tile Serial Lite IV Intel FPGA IP alakaʻi hoʻohana……53

Hoʻouna Manaʻo

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 3

683074 | 2022.04.28 Hoʻouna Manaʻo

1. No ka F-Tile Serial Lite IV Intel® FPGA IP Guide Guide

Hōʻike kēia palapala i nā hiʻohiʻona IP, ka wehewehe ʻana i ka hoʻolālā, nā ʻanuʻu e hana ai, a me nā alakaʻi e hoʻolālā i ka F-Tile Serial Lite IV Intel® FPGA IP me ka hoʻohana ʻana i nā transceivers F-tile ma nā polokalamu Intel AgilexTM.

Hoʻolohe manaʻo

Kuhi ʻia kēia palapala no nā mea hoʻohana penei:
· Hoʻolālā nā mea hoʻolālā e koho IP i ka wā o ka pae hoʻolālā pae ʻōnaehana
· Nā mea hoʻolālā paʻa i ka wā e hoʻohui ai i ka IP i kā lākou hoʻolālā pae ʻōnaehana
· Nā ʻenekini hōʻoia i ka wā o ka simulation pae ʻōnaehana a me nā pae hōʻoia ʻana i nā lako

Nā Palapala Pili

Aia ka papa ma lalo nei i nā palapala kuhikuhi ʻē aʻe e pili ana i ka F-Tile Serial Lite IV Intel FPGA IP.

Papa 1.

Nā Palapala Pili

Kuhikuhi

F-Tile Serial Lite IV Intel FPGA IP Design Example alakaʻi hoʻohana

Pepa ʻIkepili Mea Hana Intel Agilex

wehewehe
Hāʻawi kēia palapala i ka hanauna, nā alakaʻi hoʻohana, a me ka wehewehe hana o ka F-Tile Serial Lite IV Intel FPGA IP design examples ma nā polokalamu Intel Agilex.
Hōʻike kēia palapala i nā hiʻohiʻona uila, nā hiʻohiʻona hoʻololi, nā kikoʻī hoʻonohonoho, a me ka manawa no nā polokalamu Intel Agilex.

Papa 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Nā Acronym a me ka papa inoa hua'ōlelo
Acronym

Mana Hoʻonui Huaʻōlelo Reed-Solomon Forward Error Correction Physical Medium Attachment Transmitter Receiver Pulse-Amplitude Modulation 4-Level ʻAʻole hoʻi-i-zero

hoʻomau…

Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna mau huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā aia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku Intel e loaʻa i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā lawelawe. * Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.

ISO 9001:2015 Kakau

1. E pili ana i ka F-Tile Serial Lite IV Intel® FPGA IP User Guide 683074 | 2022.04.28

PCS MII XGMII

Acronym

Hoʻonui ʻia ʻo Physical Coding Sublayer Media Independent Interface 10 Gigabit Media Independent Interface

Hoʻouna Manaʻo

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 5

683074 | 2022.04.28 Hoʻouna Manaʻo

2. F-Tile Serial Lite IV Intel FPGA IP Overview

Kiʻi 1.

He kūpono ʻo F-Tile Serial Lite IV Intel FPGA IP no ke kamaʻilio ʻikepili bandwidth kiʻekiʻe no nā noi chip-to-chip, board-to-board, a me backplane.

Hoʻokomo ʻia ka F-Tile Serial Lite IV Intel FPGA IP i ka mana hoʻokele media (MAC), physical coding sublayer (PCS), a me nā poloka hoʻopili kino kino (PMA). Kākoʻo ka IP i ka wikiwiki o ka hoʻoili ʻikepili a hiki i 56 Gbps no kēlā me kēia ala me ka nui o ʻehā mau ala PAM4 a i ʻole 28 Gbps no kēlā me kēia ala me ka kiʻekiʻe o 16 mau ala NRZ. Hāʻawi kēia IP i ka bandwidth kiʻekiʻe, nā papa haʻahaʻa haʻahaʻa, ka helu I/O haʻahaʻa, a kākoʻo i ka scalability kiʻekiʻe ma nā helu ʻelua a me ka wikiwiki. Hiki ke hoʻololi hou ʻia kēia IP me ke kākoʻo ʻana o kahi ākea o nā helu data me ke ʻano Ethernet PCS o ka transceiver F-tile.

Kākoʻo kēia IP i nā ʻano hoʻouna ʻelua:
· ʻO ke ʻano kumu–He ʻano hoʻoheheʻe maʻemaʻe kēia kahi e hoʻouna ʻia ai ka ʻikepili me ka ʻole o ka ʻeke hoʻomaka, ka pōʻai ʻole, a me ka hopena o ka ʻeke e hoʻonui i ka bandwidth. Lawe ka IP i ka ʻikepili kūpono mua e like me ka hoʻomaka ʻana o kahi pahū.
· Ke ʻano piha–He ʻano hoʻoili packet kēia. Ma kēia ʻano, hoʻouna ka IP i kahi pōʻai a me kahi pōʻai sync ma ka hoʻomaka a me ka hopena o kahi ʻeke ma ke ʻano he delimiters.

F-Tile Serial Lite IV High Level Block Diagram

Avalon Streaming Interface TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n mau ala ala (ʻano NRZ)/ 2*n mau alahele (ʻano PAM4)

TX MAC

Mea hoʻopili INSERT

MII ENCODE

PC maʻamau

TX PCS

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n Nā ʻāpana Alanui (ʻano PAM4)/ n Nā ʻāpana Alanui (ʻano NRZ)
TX Serial Interface

Avalon Streaming Interface RX
64*n mau ala ala (ʻano NRZ)/ 2*n mau alahele (ʻano PAM4)

RX PCS

CW RMV

DESKEW

MII

& HOOLAHA DECODE

RX MII

EMIB

DECODE BLOCK SYNC & FEC DESCRAMBLER

RX PMA

CSR

2n Alanui Bits (PAM4 mode)/ n Alanui Bits (NRZ mode) RX Serial Interface
Avalon Memory-Mapped Interface Register Config

Kaao

ʻO ka noʻonoʻo palupalu

Loko paʻakikī

ISO 9001:2015 Kakau

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Hiki iā ʻoe ke hana i ka F-Tile Serial Lite IV Intel FPGA IP design examples e aʻo hou e pili ana i nā hiʻohiʻona IP. E nānā i ka F-Tile Serial Lite IV Intel FPGA IP Design Example alakaʻi hoʻohana.
ʻIke pili · wehewehe hana ma ka ʻaoʻao 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example alakaʻi hoʻohana

2.1. Hoʻokuʻu ʻIke

Kūlike nā mana Intel FPGA IP me nā mana polokalamu polokalamu Intel Quartus® Prime Design Suite a hiki i ka v19.1. E hoʻomaka ana ma Intel Quartus Prime Design Suite software version 19.2, Intel FPGA IP he polokalamu hoʻololi hou.

Hiki ke loli ka helu Intel FPGA IP (XYZ) me kēlā me kēia polokalamu polokalamu Intel Quartus Prime. He hoʻololi i:

· Hōʻike ʻo X i kahi hoʻoponopono nui o ka IP. Inā hōʻano hou ʻoe i ka polokalamu Intel Quartus Prime, pono ʻoe e hana hou i ka IP.
· Hōʻike ʻo Y i ka IP me nā hiʻohiʻona hou. E hana hou i kāu IP e hoʻokomo i kēia mau hiʻohiʻona hou.
· Hōʻike ʻo Z i ka IP me nā loli liʻiliʻi. E hana hou i kāu IP e hoʻokomo i kēia mau hoʻololi.

Papa 3.

F-Tile Serial Lite IV Intel FPGA IP Hoʻokuʻu ʻIke

'ikamu IP Version Intel Quartus Prime Version Hoʻokuʻu ʻia ka lā kauoha

5.0.0 22.1 2022.04.28 IP-SLITE4F

wehewehe

2.2. Nā hiʻohiʻona i kākoʻo ʻia
Hōʻike ka papa ma lalo nei i nā hiʻohiʻona i loaʻa ma F-Tile Serial Lite IV Intel FPGA IP:

Hoʻouna Manaʻo

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Papa 4.

F-Tile Serial Lite IV Intel FPGA IP hiʻona

Hiʻona

wehewehe

Hoʻoili ʻikepili

· No ke ʻano PAM4:
— Kākoʻo ʻo FHT i 56.1, 58, a me 116 Gbps i kēlā me kēia ala me ka nui o 4 mau ala.
— Kākoʻo ʻo FGT i ka 58 Gbps i kēlā me kēia ala me ka nui o nā ala he 12.
E nānā i ka Papa 18 ma ka ʻaoʻao 42 no nā kikoʻī hou aku e pili ana i nā pākēneka data transceiver i kākoʻo ʻia no ke ʻano PAM4.
· No ke ʻano NRZ:
— Kākoʻo ʻo FHT i 28.05 a me 58 Gbps i kēlā me kēia ala me ka nui o 4 mau ala.
— Ke kākoʻo nei ʻo FGT i ka 28.05 Gbps i kēlā me kēia ala me ka nui o 16 mau ala.
E nānā i ka Papa 18 ma ka ʻaoʻao 42 no nā kikoʻī hou aku e pili ana i nā pākēneka data transceiver i kākoʻo ʻia no ke ʻano NRZ.
· Kākoʻo i nā ʻano hoʻoheheʻe mau (Basic) a i ʻole packet (Full).
· Kākoʻo i nā ʻeke pahu kiʻi haʻahaʻa.
· Kākoʻo i ka neʻe ʻana o ka granularity byte no kēlā me kēia nui o ka pahū.
· Kākoʻo i hoʻomaka ʻia e ka mea hoʻohana a i ʻole ka hoʻonohonoho ala ala.
· Kākoʻo programmable alignment manawa.

PCS

· Hoʻohana i ka loiloi IP paʻakikī e pili ana me nā transceivers Intel Agilex F-tile no ka hoʻemi ʻana i nā kumu waiwai loiloi.
· Kākoʻo i ke ʻano modulation PAM4 no 100GBASE-KP4 kikoʻī. Hoʻohana mau ʻia ʻo RS-FEC i kēia ʻano hoʻololi.
· Kākoʻo iā NRZ me ke ʻano modulation RS-FEC koho.
· Kākoʻo i ka 64b/66b hoʻopāʻālua decoding.

ʻIke hewa a me ka lawelawe ʻana

· Kākoʻo i ka nānā hewa CRC ma nā ala ʻikepili TX a me RX. · Kākoʻo i ka nānā hewa ʻana i ka loulou RX. · Kākoʻo iā RX PCS ʻike hewa.

Nā mea hoʻohana

· Kākoʻo wale i ka hoʻoili packet duplex piha me nā loulou kūʻokoʻa.
· Ke hoʻohana nei i ka pilina kiko-i-kahi i nā polokalamu FPGA he nui me ka latency hoʻololi haʻahaʻa.
· Kākoʻo i nā kauoha i wehewehe ʻia e ka mea hoʻohana.

2.3. Kākoʻo Kākoʻo IP Version

ʻO ka polokalamu Intel Quartus Prime a me ke kākoʻo polokalamu Intel FPGA no ka F-Tile Serial Lite IV Intel FPGA IP penei:

Papa 5.

IP Version a me ke kākoʻo pae

ʻO Intel Quartus Prime 22.1

Mea hoʻohana Intel Agilex F-tile transceivers

IP Version Simulation Compilation Hardware Design

5.0.0

2.4. Kākoʻo Māmā Māmā
Kākoʻo ka F-Tile Serial Lite IV Intel FPGA IP i kēia mau māka māmā no nā polokalamu Intel Agilex F-tile: · Transceiver speed grade: -1, -2, a me -3 · Core speed grade: -1, -2, a me - 3

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 8

Hoʻouna Manaʻo

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

ʻIke pili
Pepa ʻIkepili Mea Hana Intel Agilex ʻIke hou aku e pili ana i ka helu ʻikepili i kākoʻo ʻia ma nā transceivers Intel Agilex F-tile.

2.5. Hoʻohana waiwai a me ka Latency

Loaʻa nā kumuwaiwai a me ka latency no ka F-Tile Serial Lite IV Intel FPGA IP mai ka polokalamu polokalamu Intel Quartus Prime Pro Edition 22.1.

Papa 6.

ʻO Intel Agilex F-Tile Serial Lite IV Intel FPGA IP Resource hoʻohana
Hoʻokumu ʻia ke ana latency ma ka latency huakaʻi pōʻai mai ka TX core input a i ka RX core output.

ʻAno hoʻolele

ʻano ʻokoʻa

Ka helu o nā alahele ʻikepili mode RS-FEC ALM

Latency (ka pōʻaiapuni o ka uaki TX)

FGT

28.05 Gbps NRZ 16

Nā mea kīnā ʻole 21,691 65

Kupa piha 22,135 65

Hoʻohana kumu 21,915 189

Hoʻohana piha 22,452 189

58 Gbps PAM4 12

Hoʻohana kumu 28,206 146

Hoʻohana piha 30,360 146

FHT

58 Gbps NRZ

Hoʻohana kumu 15,793 146

Hoʻohana piha 16,624 146

58 Gbps PAM4 4

Hoʻohana kumu 15,771 154

Hoʻohana piha 16,611 154

116 Gbps PAM4 4

Hoʻohana kumu 21,605 128

Hoʻohana piha 23,148 128

2.6. Hoʻopono Bandwidth

Papa 7.

Hoʻopono Bandwidth

Nā ʻano hoʻololi Transceiver

PAM4

ʻO ke ʻano kahawai RS-FEC

Hoʻohana piha

Hiki ke kumu

ʻO ka liʻiliʻi liʻiliʻi o ka pilina ma Gbps (RAW_RATE)
Ka nui pohā o ka hoʻololi ʻana i ka helu o ka huaʻōlelo (BURST_SIZE) (1)
Ka manawa hoʻopololei i ka pōʻai uaki (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Nā hoʻonohonoho

NRZ

Piha

Kinohi

Hoʻohana ʻia

28.0

2,048

4,096

Kuleana Kuleana 28.0

Hoʻohana ʻia ʻo 28.0

4,194,304

4,096

4,096 hoʻomau…

(1) Hoʻokokoke ka BURST_SIZE no ke ʻano kumu kumu i ka palena ʻole, no laila ua hoʻohana ʻia kahi helu nui.

Hoʻouna Manaʻo

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Nā mea hoʻololi

Nā hoʻonohonoho

64/66b hoʻopili

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Ma luna o ka nui pohā o ka helu o ka huaʻōlelo (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Manawa hoailona alignment 81,915 i ka pōʻai uaki (ALIGN_MARKER_PERIOD)

81,915

81,916

Alignment marker width in 5

pōʻaiapuni uaki

(ALIGN_MARKER_WIDTH)

ʻO ka pono o ka ʻāwīwī (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Laki kūpono (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

ʻO ke alapine o ka uaki mea hoʻohana kiʻekiʻe loa (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

ʻIke pili i ka helu loulou a me ka helu ʻana i ka pono o ka Bandwidth ma ka ʻaoʻao 40

(2) Ma ke ʻano piha, ʻo ka BURST_SIZE_OVHD ka nui e komo pū me START/END i hui ʻia nā Mana Mana i loko o kahi kahawai ʻikepili.
(3) No ke ʻano kumu, ʻo BURST_SIZE_OVHD ka 0 no ka mea ʻaʻohe START/END i ka wā e kahe ana.
(4) E nānā i ka Link Rate a me ka Bandwidth Efficiency Calculation no ka helu ʻana i ka pono bandwidth.
(5) E nānā i ka Link Rate a me Bandwidth Efficiency Calculation no ka helu ʻana i ka uku kūpono.
(6) E nānā i ka helu loulou a me ka helu ʻana i ka pono Bandwidth no ka helu ʻana i ka alapine o ka mea hoʻohana.

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 10

Hoʻouna Manaʻo

683074 | 2022.04.28 Hoʻouna Manaʻo

3. Hoʻomaka

3.1. Ke hoʻokomo a me ka laikini ʻana i nā Intel FPGA IP Cores

Aia ka Intel Quartus Prime software hoʻokomo i ka hale waihona puke Intel FPGA IP. Hāʻawi kēia waihona i nā cores IP pono no kāu hoʻohana ʻana me ka ʻole o ka laikini hou. Pono kekahi mau cores Intel FPGA IP e kūʻai i laikini kaʻawale no ka hoʻohana ʻana i ka hana. ʻO ka Intel FPGA IP Evaluation Mode hiki iā ʻoe ke loiloi i kēia mau kikowaena Intel FPGA IP i laikini ʻia ma ka simulation a me ka lako, ma mua o ka hoʻoholo ʻana e kūʻai i kahi laikini IP hana piha. Pono wale ʻoe e kūʻai i laikini hana piha no nā cores Intel IP i laikini ʻia ma hope o kou hoʻopau ʻana i ka hoʻāʻo ʻana i ka ʻenehana a mākaukau e hoʻohana i ka IP i ka hana ʻana.

Hoʻokomo ka polokalamu Intel Quartus Prime i nā cores IP ma kēia mau wahi ma ka paʻamau:

Kiʻi 2.

Alanui Hoʻokomo IP Core
intelFPGA(_pro) quartus – Loaʻa i ka Intel Quartus Prime software ip – Loaʻa i ka waihona Intel FPGA IP a me nā ʻaoʻao ʻekolu IP cores altera – Loaʻa i ka Intel FPGA IP waihona kumu code - Loaʻa i ka Intel FPGA IP kumu files

Papa 8.

Nā wahi hoʻokomo IP Core

Wahi

lako polokalamu

:intelFPGA_proquarttusipaltera

ʻO Intel Quartus Prime Pro Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Papahana Windows* Linux*

Nānā:

ʻAʻole kākoʻo ka polokalamu Intel Quartus Prime i nā hakahaka ma ke ala hoʻokomo.

3.1.1. Keʻano loiloi IP FPGA Intel
Hāʻawi ka Intel FPGA IP Evaluation Mode manuahi iā ʻoe e loiloi i ka laikini Intel FPGA IP cores i ka simulation a me ka lako ma mua o ke kūʻai ʻana. Kākoʻo ʻo Intel FPGA IP Evaluation Mode i kēia mau loiloi me ka ʻole o ka laikini hou:
· Hoʻohālikelike i ka hana o kahi Intel FPGA IP core i laikini ʻia i kāu ʻōnaehana. · E hōʻoia i ka hana, ka nui, a me ka wikiwiki o ka IP core me ka maʻalahi. · E hoʻomohala i nā polokalamu kelepona palena manawa files no nā hoʻolālā i loaʻa nā cores IP. · E hoʻopololei i kahi mea me kāu IP core a hōʻoia i kāu hoʻolālā i ka lako.

ISO 9001:2015 Kakau

3. Hoʻomaka
683074 | 2022.04.28
Kākoʻo ʻo Intel FPGA IP Evaluation Mode i kēia mau ʻano hana:
· Hoʻopaʻa ʻia–E ʻae i ka holo ʻana i ka hoʻolālā i loaʻa ka laikini Intel FPGA IP me ka pilina ma waena o kāu papa a me ka kamepiula hoʻokipa. Pono ka mode Tethered i kahi pūʻulu hana hoʻāʻo hui pū (JTAG) uwea i hoʻohui ʻia ma waena o ka JTAG awa ma kāu papa a me ka kamepiula hoʻokipa, e holo ana i ka Intel Quartus Prime Programmer no ka lōʻihi o ka manawa loiloi lako. Pono ka Programmer i kahi hoʻokomo haʻahaʻa loa o ka polokalamu Intel Quartus Prime, a ʻaʻole koi i ka laikini Intel Quartus Prime. Mālama ka kamepiula hoʻokipa i ka manawa loiloi ma o ka hoʻouna ʻana i kahi hōʻailona manawa i ka hāmeʻa ma o ka JTAG awa. Inā kākoʻo nā cores IP i laikini ʻia i ke ʻano hoʻolālā hoʻolālā, holo ka manawa loiloi a hiki i ka pau ʻana o kekahi loiloi kumu IP. Inā kākoʻo nā cores IP āpau i ka manawa loiloi palena ʻole, ʻaʻole i pau ka manawa.
· Untethered–E ʻae i ka holo ʻana i ka hoʻolālā i loaʻa ka IP laikini no ka manawa palena. Hoʻi ka IP core i ke ʻano untethered inā hemo ka mea mai ka kamepiula hoʻokipa e holo ana i ka polokalamu Intel Quartus Prime. Hoʻi hou ka IP core i ke ʻano untethered inā ʻaʻole kākoʻo kekahi kumu IP laikini ʻē aʻe i ka hoʻolālā ʻana i ke ʻano tethered.
Ke pau ka manawa loiloi no kekahi Intel FPGA IP i laikini ʻia i ka hoʻolālā, pau ka hana ʻana o ka hoʻolālā. ʻO nā cores IP āpau e hoʻohana ana i ka Intel FPGA IP Evaluation Mode i ka manawa like i ka wā i pau ai kekahi IP core i ka manawa hoʻolālā. I ka pau ʻana o ka manawa loiloi, pono ʻoe e hoʻoponopono hou i ka hāmeʻa FPGA ma mua o ka hoʻomau ʻana i ka hōʻoia lako. No ka hoʻonui i ka hoʻohana ʻana i ka IP core no ka hana ʻana, kūʻai i kahi laikini hana piha no ka IP core.
Pono ʻoe e kūʻai i ka laikini a hoʻopuka i kahi kī laikini hana piha ma mua o ka hiki ke hoʻohua i kahi hoʻolālā hāmeʻa palena ʻole file. I ka wā Intel FPGA IP Evaluation Mode, hoʻopuka wale ka Compiler i kahi hoʻolālā hāmeʻa palena manawa file ( _time_limited.sof) e pau ana i ka palena manawa.

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 12

Hoʻouna Manaʻo

3. Hoomaka 683074 | 2022.04.28

Kiʻi 3.

Intel FPGA IP Evaluation Mode Kahe
E hoʻouka i ka polokalamu Intel Quartus Prime me Intel FPGA IP Library

Hoʻohālikelike a hoʻomaka koke i kahi Intel FPGA IP Core i laikini ʻia

E hōʻoia i ka IP ma kahi Simulator Kākoʻo

E hōʻuluʻulu i ka Hoʻolālā ma ka polokalamu Intel Quartus Prime

E hoʻomohala i kahi polokalamu polokalamu kamepiula palena manawa File

E hoʻolālā i ka polokalamu Intel FPGA a hōʻoia i ka hana ma ka Papa
ʻAʻohe IP i mākaukau no ka hoʻohana ʻana i ka hana?
ʻAe E kūʻai i kahi hana piha
Laikini IP

Nānā:

Hoʻokomo i ka IP Laikini i nā Huahana Kalepa
E nānā i ke alakaʻi hoʻohana o kēlā me kēia IP core no nā pae hoʻohālikelike a me nā kikoʻī hoʻokō.
Hāʻawi ʻo Intel i nā cores IP ma kahi noho, kumu mau. Loaʻa i ka uku laikini ka mālama a me ke kākoʻo makahiki mua. Pono ʻoe e hōʻano hou i ka ʻaelike mālama no ka loaʻa ʻana o nā mea hou, hoʻoponopono bug, a me ke kākoʻo ʻenehana ma mua o ka makahiki mua. Pono ʻoe e kūʻai i laikini hana piha no nā cores Intel FPGA IP e koi ana i kahi laikini hana, ma mua o ka hana ʻana i ka polokalamu files hiki iā ʻoe ke hoʻohana no ka manawa palena ʻole. I ka wā Intel FPGA IP Evaluation Mode, hoʻopuka wale ka Compiler i kahi hoʻolālā hāmeʻa palena manawa file ( _time_limited.sof) e pau ana i ka palena manawa. No ka loaʻa ʻana o kāu mau kī laikini hana, e kipa i ka Intel FPGA Self-Service Licensing Center.
Na Intel FPGA Software License Agreements e alakaʻi i ka hoʻokomo ʻana a me ka hoʻohana ʻana i nā cores IP laikini, ka polokalamu hoʻolālā Intel Quartus Prime, a me nā cores IP ʻole laikini ʻole.

Hoʻouna Manaʻo

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 13

3. Hoomaka 683074 | 2022.04.28
ʻIke pili · Intel FPGA Licensing Support Center · Introduction to Intel FPGA Software Installation and Licensing
3.2. E wehewehe i nā ʻāpana IP a me nā koho
Hāʻawi ka mea hoʻoponopono IP parameter iā ʻoe e hoʻonohonoho wikiwiki i kāu hoʻololi IP maʻamau. E hoʻohana i kēia mau ʻanuʻu e wehewehe i nā koho IP a me nā ʻāpana i ka polokalamu Intel Quartus Prime Pro Edition.
1. Inā 'a'ole 'oe he papahana Intel Quartus Prime Pro Edition kahi e ho'ohui ai i kāu F-Tile Serial Lite IV Intel FPGA IP, pono 'oe e hana i kekahi. a. Ma ka Intel Quartus Prime Pro Edition, kaomi File Hoʻokumu i kahi papahana Quartus Prime hou, a i ʻole File Open Project e wehe i kahi papahana Quartus Prime. Koi ka wizard iā ʻoe e kuhikuhi i kahi mea hana. b. E wehewehe i ka ʻohana mea hana Intel Agilex a koho i kahi mea hana F-tile i kūpono i nā koi o ka māka wikiwiki no ka IP. c. Kaomi Hoʻopau.
2. Ma ka IP Catalog, e huli a koho i ka F-Tile Serial Lite IV Intel FPGA IP. Hōʻike ʻia ka puka aniani IP Variation hou.
3. E wehewehe i kahi inoa kūlana kiʻekiʻe no kāu hoʻololi IP maʻamau hou. Mālama ka mea hoʻoponopono hoʻoponopono i nā hoʻonohonoho hoʻololi IP ma kahi file inoa ʻia .ip.
4. Kaomi iā OK. Hōʻike ʻia ka mea hoʻoponopono hoʻohālikelike. 5. E wehewehe i nā ʻāpana no kāu hoʻololi IP. E nānā i ka ʻāpana Parameter no
ʻike e pili ana i nā ʻāpana F-Tile Serial Lite IV Intel FPGA IP. 6. ʻO ke koho, e hana i kahi hoʻokolohua simulation a i ʻole compilation a me ka hoʻolālā lako
exampe, e hahai i na kuhikuhi ma ka Design Example alakaʻi hoʻohana. 7. Kaomi i ka Generate HDL. Hōʻike ʻia ka pahu kamaʻilio Generation. 8. E wehewehe i ka puka file nā koho hanauna, a laila kaomi i ka Generate. ʻO ka hoʻololi IP
files hana e like me kāu mau kikoʻī. 9. Kaomi i ka Finish. Hoʻohui ka mea hoʻoponopono hoʻohālikelike i ka .ip kiʻekiʻe file i ke au
papahana ʻakomi. Inā koi ʻia ʻoe e hoʻohui lima i ka .ip file i ka papahana, kaomi Project Add/Remove Files i Project e hoʻohui i ka file. 10. Ma hope o ka hana ʻana a me ka hoʻomaka koke ʻana i kāu hoʻololi IP, e hana i nā hana pine kūpono e hoʻohui i nā awa a hoʻonohonoho i nā ʻāpana RTL kūpono i kēlā me kēia manawa.
Nā palena ʻike pili ma ka ʻaoʻao 42
3.3. Hana ʻia File Hoʻolālā
Hoʻopuka ka polokalamu Intel Quartus Prime Pro Edition i kēia huahana IP file hale kūkulu.
No ka 'ike e pili ana i ka file hale hoʻolālā exampe, e nānā i ka F-Tile Serial Lite IV Intel FPGA IP Design Example alakaʻi hoʻohana.

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 14

Hoʻouna Manaʻo

3. Hoomaka 683074 | 2022.04.28

Kiʻi 4. F-Tile Serial Lite IV Intel FPGA IP Hana ʻia Files
.ip - hoʻohui IP file

ʻokoʻa IP files

_ ʻokoʻa IP files

example_design

.cmp - ʻōlelo hoʻolaha ʻāpana VHDL file _bb.v – Verilog HDL pahu ʻeleʻele EDA synthesis file _inst.v a me .vhd – Sample instantiation templates .xml- hōʻike XML file

Example wahi no kou IP core manao example files. ʻO example_design, akā ua koi ʻia ʻoe e kuhikuhi i kahi ala ʻē aʻe.

.qgsimc - Hoʻopaʻa inoa i nā ʻāpana simulation e kākoʻo i ka hoʻonui hou ʻana .qgsynthc – Papa inoa i nā ʻāpana synthesis e kākoʻo i ka hoʻonui hou ʻana

.qip – Ka papa inoa o ka IP synthesis files

_generation.rpt- hōʻike hoʻokumu IP

.sopcinfo- Ka hoʻohui pū ʻana o nā mea hana lako polokalamu file .html- Hoʻohui a me ka ʻikepili palapala hoʻomanaʻo

.csv – hana pine file

.spd – Hoʻohui i nā palapala hoʻohālikelike pākahi

sim Hoʻohālikelike files

synth IP synthesis files

.v Hoʻohālike kiʻekiʻe file

.v Hoʻohui IP kūlana kiʻekiʻe file

Nā palapala simulator

Nā hale waihona puke subcore

synth
Ka hoʻohui ʻana i lalo files

sim
ʻO ka hoʻohālike subcore files

Papa 9.

F-Tile Serial Lite IV Intel FPGA IP Hana ʻia Files

File inoa

wehewehe

.ip

ʻO ka ʻōnaehana Platform Designer a i ʻole ka hoʻololi IP pae kiʻekiʻe file. ʻo ia ka inoa āu e hāʻawi ai i kāu hoʻololi IP.

.cmp

ʻO ka VHDL Component Declaration (.cmp) file he kikokikona file Loaʻa nā wehewehe kikoʻī kūloko a me nā awa hiki iā ʻoe ke hoʻohana i ka hoʻolālā VHDL files.

.html

He hōʻike e loaʻa ana ka ʻike pili, kahi palapala hoʻomanaʻo e hōʻike ana i ka helu o kēlā me kēia kauā e pili ana i kēlā me kēia haku i hoʻopili ʻia ai, a me nā ʻāpana koho.

_generation.rpt

IP a i ʻole ka papa hana hoʻolālā papahana file. He hōʻuluʻulu o nā memo i ka wā o ka hana IP.

.qgsimc

Papa inoa i nā ʻāpana hoʻohālikelike e kākoʻo i ka hana hou ʻana.

.qgsynthc

Papa inoa i nā ʻāpana synthesis e kākoʻo i ka hoʻonui hou ʻana.

.qip

Loaʻa i nā ʻike āpau e pono ai e pili ana i ka ʻāpana IP e hoʻohui a hoʻohui i ka ʻāpana IP i ka polokalamu Intel Quartus Prime.
hoʻomau…

Hoʻouna Manaʻo

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 15

3. Hoomaka 683074 | 2022.04.28

File inoa .sopcinfo
.csv .spd _bb.v _inst.v a i ʻole _inst.vhd .regmap
.svd
.v a i ʻole .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/xcelium/submodules/ /

wehewehe
Hōʻike i nā pili a me nā ʻāpana ʻāpana IP i kāu ʻōnaehana Platform Designer. Hiki iā ʻoe ke hoʻokaʻawale i kāna mau ʻike e kiʻi i nā koi ke kūkulu ʻoe i nā mea hoʻokele polokalamu no nā ʻāpana IP. Hoʻohana nā mea hana i lalo e like me ke kaulahao mea hana Nios® II i kēia file. ʻO ka .sopcinfo file a me ka ʻōnaehana.h file i hana ʻia no ke kaulahao mea hana Nios II me ka ʻike palapala ʻāina no kēlā me kēia kauā e pili ana i kēlā me kēia haku e komo i ke kauā. Loaʻa paha i nā haku ʻokoʻa kahi palapala ʻāina ʻē aʻe e komo ai i kahi ʻāpana kauā.
Loaʻa ka ʻike e pili ana i ke kūlana hoʻonui o ka mea IP.
Koi komo file no ka ip-make-simscript e hana i nā palapala hoʻohālikelike no nā simulators i kākoʻo ʻia. ʻO ka .spd file he papa inoa o files i hana ʻia no ka simulation, me ka ʻike e pili ana i nā hoʻomanaʻo i hiki iā ʻoe ke hoʻomaka.
Hiki iā ʻoe ke hoʻohana i ka pahu ʻeleʻele Verilog (_bb.v) file ma ke ʻano he ʻōlelo hoʻolaha ʻokoʻa no ka hoʻohana ʻana ma ke ʻano he pahu ʻeleʻele.
HDL example instantiation template. Hiki iā ʻoe ke kope a paʻi i nā mea o kēia file i kāu HDL file e hoʻololi koke i ka hoʻololi IP.
Inā loaʻa i ka IP ka ʻike hoʻopaʻa inoa, .regmap file hoopuka. ʻO ka .regmap file wehewehe i ka ʻike palapala palapala o ka haku a me ke kauā. ʻO kēia file hoʻokō i ka .sopcinfo file ma ka hāʻawi ʻana i ka ʻike kikoʻī kikoʻī e pili ana i ka ʻōnaehana. Hāʻawi kēia i ka hōʻike inoa inoa views a me nā helu helu hoʻohana maʻamau i ka System Console.
Hāʻawi i nā mea hana Debug System (HPS) i view nā palapala palapala hoʻopaʻa inoa o nā peripheral i hoʻopili ʻia me HPS ma kahi ʻōnaehana Platform Designer. I ka wā o ka synthesis, ʻo ka .svd files no nā kaula kauā i ʻike ʻia e nā haku Pūnaehana Console e mālama ʻia ma ka .sof file i ka pauku debug. Heluhelu ʻo System Console i kēia ʻāpana, hiki i ka mea hoʻolālā Platform ke nīnau no ka hoʻopaʻa inoa ʻana i ka ʻike palapala. No nā kauā ʻōnaehana, hiki i ka mea hoʻolālā Platform ke komo i nā papa inoa ma ka inoa.
HDL files e hoʻomaka koke i kēlā me kēia submodule a i ʻole IP keiki no ka synthesis a i ʻole simulation.
Loaʻa i kahi palapala ModelSim*/QuestaSim* msim_setup.tcl e hoʻonohonoho a holo i kahi hoʻohālike.
Loaʻa i kahi hōʻailona shell vcs_setup.sh e hoʻonohonoho a holo i kahi hoʻohālike VCS*. Loaʻa i kahi huaʻōlelo shell vcsmx_setup.sh a me synopsys_sim.setup file e hoʻonohonoho a holo i kahi hoʻohālike VCS MX.
Loaʻa i ka shell script xcelium_setup.sh a me nā hoʻonohonoho ʻē aʻe files e hoʻonohonoho a holo i ka hoʻohālikelike Xcelium*.
Loaʻa iā HDL files no nā submodules IP.
No kēlā me kēia papa kuhikuhi IP keiki, hana ʻo Platform Designer i nā synth/ a me sim/ sub-directories.

3.4. Hoʻohālike i nā Intel FPGA IP Cores
Kākoʻo ka polokalamu Intel Quartus Prime i ka simulation IP core RTL i nā simulators EDA kikoʻī. Hoʻokumu ka hana IP i ka simulation files, me ke kumu hoʻohālike hana, kekahi papa hoʻāʻo (a i ʻole example design), a me nā palapala hoʻonohonoho simulator kikoʻī no kēlā me kēia IP core. Hiki iā ʻoe ke hoʻohana i ke ʻano hoʻohālike hana a me nā mea hoʻokolohua a i ʻole example hoʻolālā no ka hoʻohālike. Hiki ke hoʻokomo pū ʻia nā huaʻōlelo hoʻopuka IP e hōʻuluʻulu a holo i kekahi papa hōʻike. Hoʻopaʻa nā palapala i nā hiʻohiʻona a i ʻole nā hale waihona puke āu e makemake ai e hoʻohālikelike i kāu kumu IP.

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 16

Hoʻouna Manaʻo

3. Hoomaka 683074 | 2022.04.28

Hāʻawi ka polokalamu Intel Quartus Prime i ka hoʻohui ʻana me nā simulators he nui a kākoʻo i nā kahe hoʻohālikelike he nui, me kāu mau kahe hoʻohālike i kākau ʻia a maʻamau. ʻO kēlā me kēia kahe āu e koho ai, pili ka IP core simulation i kēia mau ʻanuʻu:
1. E hana i IP HDL, testbench (a i ʻole example design), a me ka palapala hoʻonohonoho simulator files.
2. E hoʻonohonoho i kāu kaiapuni simulator a me nā palapala hoʻohālike.
3. E hōʻuluʻulu i nā waihona kumu hoʻohālike simulation.
4. Holo i kāu simulator.

3.4.1. Hoʻohālikelike a hōʻoia i ka hoʻolālā

Ma ka maʻamau, hoʻopuka ka mea hoʻoponopono hoʻohālikelike i nā palapala kikoʻī simulator i loaʻa nā kauoha e hōʻuluʻulu, wehewehe, a hoʻohālikelike i nā hiʻohiʻona Intel FPGA IP a me ka waihona kumu hoʻohālike simulation. files. Hiki iā ʻoe ke kope i nā kauoha i loko o kāu ʻatikala simulation testbench, a i ʻole e hoʻoponopono i kēia files e hoʻohui i nā kauoha no ka hōʻuluʻulu ʻana, wehewehe ʻana, a me ka hoʻohālikelike ʻana i kāu hoʻolālā a me ka papa hōʻike.

Papa 10. Intel FPGA IP Core Simulation Scripts

Mea hoʻomeamea

File Papa kuhikuhi

ModelSim

_sim/kumu

ʻO QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Palapala msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Hoʻopili i nā Kohu IP ma nā mea hana EDA ʻē aʻe
ʻO ke koho, e hoʻohana i kahi mea hana EDA ʻē aʻe i kākoʻo ʻia e synthesize i kahi hoʻolālā e komo pū ana me nā cores Intel FPGA IP. Ke hana ʻoe i ka synthesis core IP files no ka hoʻohana ʻana me nā hāmeʻa synthesis EDA ʻaoʻao ʻekolu, hiki iā ʻoe ke hana i kahi wahi a me ka helu kuhi manawa. No ka hoʻohana ʻana i ka hanauna, e hoʻā i ka hana ʻana i ka manawa a me nā manaʻo kumu waiwai no nā mea hana hoʻohui EDA ʻaoʻao ʻekolu i ka wā e hana ai i kāu hoʻololi IP.
Hōʻike ka ʻāpana a me ka helu kuhi manawa i ka hoʻopili ʻana i ka IP core a me ka hoʻolālā ʻana, akā ʻaʻole i komo nā kikoʻī e pili ana i ka hana maoli. Hāʻawi kēia ʻike i kekahi mau mea hana synthesis o nā ʻaoʻao ʻekolu e hōʻike maikaʻi i ka ʻāpana a me nā koho manawa. Eia hou, hiki i nā mea hana synthesis ke hoʻohana i ka ʻike manawa e hoʻokō ai i nā optimizations-driven a hoʻomaikaʻi i ka maikaʻi o nā hopena.
Hoʻokumu ka polokalamu Intel Quartus Prime i ka _syn.v netlist file ma Verilog HDL format, me ka nānā ʻole i ka puka file ʻano ʻano āu i kuhikuhi ai. Inā ʻoe e hoʻohana i kēia netlist no ka synthesis, pono ʻoe e hoʻokomo i ka wīwī kumu IP file .v a i ʻole .vhd i kāu papahana Intel Quartus Prime.

(7) Inā ʻaʻole ʻoe i hoʻonohonoho i ka koho hāmeʻa EDA– e hiki ai iā ʻoe ke hoʻomaka i nā simulators EDA ʻaoʻao ʻekolu mai ka polokalamu Intel Quartus Prime-e holo i kēia palapala ma ka ModelSim a i ʻole QuestaSim simulator Tcl console (ʻaʻole i ka polokalamu Intel Quartus Prime. Tcl console) e pale aku i nā hewa.

Hoʻouna Manaʻo

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 17

3. Hoomaka 683074 | 2022.04.28
3.6. Hoʻopili i ka Hoʻolālā piha
Hiki iā ʻoe ke hoʻohana i ke kauoha Start Compilation ma ka papa hana Processing ma ka polokalamu Intel Quartus Prime Pro Edition e hōʻuluʻulu i kāu hoʻolālā.

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 18

Hoʻouna Manaʻo

683074 | 2022.04.28 Hoʻouna Manaʻo

4. wehewehe hana

Kiʻi 5.

ʻO F-Tile Serial Lite IV Intel FPGA IP he MAC a me Ethernet PCS. Kūkākūkā ka MAC me nā PCS maʻamau ma o nā pilina MII.

Kākoʻo ka IP i ʻelua mau ʻano modulation:
· PAM4–Hāʻawi 1 a 12 helu o nā ala no ke koho. Hoʻopuka mau ka IP i ʻelua mau kaha PCS no kēlā me kēia ala i ka mode modulation PAM4.
· NRZ–Hāʻawi 1 a 16 helu o nā ala no ke koho.

Kākoʻo kēlā me kēia mode modulation i ʻelua ʻano ʻikepili:
· ʻO ke ʻano kumu–He ʻano hoʻoheheʻe maʻemaʻe kēia kahi e hoʻouna ʻia ai ka ʻikepili me ka ʻole o ka ʻeke hoʻomaka, ka pōʻai ʻole, a me ka hopena o ka ʻeke e hoʻonui i ka bandwidth. Lawe ka IP i ka ʻikepili kūpono mua e like me ka hoʻomaka ʻana o kahi pahū.

Ka hoʻololi ʻikepili kumu kumu tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 Kakau

4. Ka wehewehe hana 683074 | 2022.04.28

Kiʻi 6.

· Ke ʻano holoʻokoʻa–ʻO kēia ka hoʻoili ʻikepili mode packet. Ma kēia ʻano, hoʻouna ka IP i kahi pōʻai a me kahi pōʻai sync i ka hoʻomaka a me ka hopena o kahi ʻeke ma ke ʻano he delimiters.

Ka hoʻoili ʻikepili piha tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ʻIke pili · F-Tile Serial Lite IV Intel FPGA IP Overview ma ka ʻaoʻao 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example alakaʻi hoʻohana

4.1. TX ʻIkepili
Aia nā ʻāpana ʻikepili TX i kēia mau mea: · MAC adapter · Mana hoʻokomo huaʻōlelo · CRC · MII encoder · PCS poloka · PMA poloka

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 20

Hoʻouna Manaʻo

4. Ka wehewehe hana 683074 | 2022.04.28
Helu 7. TX Datapath

Mai ka loiloi mea hoʻohana

TX MAC

Avalon Streaming Interface

Mea hoʻopili MAC

Hoʻokomo ʻōlelo hoʻomalu

CRC

MII Encoder

MII Interface Custom PCS
PCS a me PMA

TX Serial Interface I kekahi FPGA Device

4.1.1. Mea hoʻopili TX MAC
Hoʻoponopono ka mea hoʻopili TX MAC i ka hoʻouna ʻana i ka ʻikepili i ka loiloi mea hoʻohana me ka hoʻohana ʻana i ka interface streaming Avalon®. Kākoʻo kēia poloka i ka hoʻouna ʻana i ka ʻike a ka mea hoʻohana.

Ka hoʻoili ʻana i ka ʻike i hoʻoholo ʻia e ka mea hoʻohana

Ma ke ʻano piha, hāʻawi ka IP i ka hōʻailona tx_is_usr_cmd i hiki iā ʻoe ke hoʻohana e hoʻomaka i ka pōʻaiapili ʻike i wehewehe ʻia e ka mea hoʻohana e like me ka hoʻouna ʻana o XOFF/XON i ka loiloi mea hoʻohana. Hiki iā ʻoe ke hoʻomaka i ka pōʻai hoʻoili ʻike i wehewehe ʻia e ka mea hoʻohana ma ka hōʻoia ʻana i kēia hōʻailona a hoʻololi i ka ʻike me ka hoʻohana ʻana i ka tx_avs_data me ka ʻōlelo ʻana o nā hōʻailona tx_avs_startofpacket a me tx_avs_valid. Hoʻopau ka poloka i ka tx_avs_ready no ʻelua pōʻai.

Nānā:

Loaʻa ka hiʻohiʻona ʻike i wehewehe ʻia e ka mea hoʻohana ma ke ʻano piha.

Hoʻouna Manaʻo

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 21

4. Ka wehewehe hana 683074 | 2022.04.28

Kiʻi 8.

Mana Kahe

Aia nā kūlana kahi i mākaukau ʻole ai ka TX MAC no ka loaʻa ʻana o ka ʻikepili mai ka loiloi mea hoʻohana e like me ke kaʻina hana hoʻoponopono hou ʻana a i ʻole ka loaʻa ʻole o ka ʻikepili no ka hoʻouna ʻana mai ka loiloi mea hoʻohana. No ka pale ʻana i ka nalowale o ka ʻikepili ma muli o kēia mau kūlana, hoʻohana ka IP i ka hōʻailona tx_avs_ready e hoʻomalu i ka kahe ʻikepili mai ka loiloi mea hoʻohana. Hoʻopau ka IP i ka hōʻailona i ka wā e hiki mai ana nā kūlana:
· Ke hōʻoia ʻia ka tx_avs_startofpacket, hoʻopau ʻia ka tx_avs_ready no hoʻokahi pōʻaiapuni uaki.
· Ke hōʻoia ʻia ka tx_avs_endofpacket, hoʻopau ʻia ka tx_avs_ready no hoʻokahi pōʻaiapuni uaki.
· Ke ʻōlelo ʻia nā CW i hoʻopaʻa ʻia, ua hoʻopau ʻia ka tx_avs_ready no ʻelua mau pōʻaiapuni.
· Ke hoʻokomo ʻia ka hōʻailona hōʻailona RS-FEC ma ke kikowaena PCS maʻamau, hoʻopau ʻia ka tx_avs_ready no nā pōʻaiapuni ʻehā.
· ʻO kēlā me kēia 17 mau pōʻaiapili uaki nui Ethernet ma ke ʻano modulation PAM4 a me kēlā me kēia 33 mau pōʻai uaki nui Ethernet ma ke ʻano modulation NRZ. Hoʻopau ʻia ka tx_avs_ready no hoʻokahi pōʻai uaki.
· Ke hoʻopau ka loiloi mea hoʻohana i ka tx_avs_valid i ka wā ʻaʻohe hoʻoili ʻikepili.

He examples o TX MAC adapter me ka hoʻohana ʻana i ka tx_avs_ready no ka mana kahe o ka ʻikepili.

Ka Mana Kahe me ka tx_avs_valid Deassertion a me START/END CW Pai

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Hōʻailona deasserts kūpono

D5 D6

tx_avs_ready tx_avs_startofpacket

Mākaukau nā deasserts hōʻailona no nā pōʻai ʻelua e hoʻokomo iā END-STRT CW

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN HOPE STRT D0 D1 D2 D3 HAWAHA D4

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 22

Hoʻouna Manaʻo

4. Ka wehewehe hana 683074 | 2022.04.28

Kiʻi 9.

Mana Kaheʻe me ka hoʻokomo ʻana i ka māka hoʻonohonoho
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Kiʻi 10.

Ka Mana Kahe me ka START/END Paired CWs Like me ka Alignment Marker Insertion

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 HOPE STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 HOPE STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 HOPE STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 HOPE STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

HOPE STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Hoʻokomo Huaʻōlelo Mana (CW).
Hoʻokumu ka F-Tile Serial Lite IV Intel FPGA IP i nā CW ma muli o nā hōʻailona hoʻokomo mai ka loiloi mea hoʻohana. Hōʻike nā CW i nā mea hoʻokaʻawale packet, ka hoʻouna ʻana i ka ʻike kūlana a i ʻole ka ʻikepili mea hoʻohana i ka poloka PCS a ua loaʻa mai nā code control XGMII.
Hōʻike ka papa ma lalo nei i ka wehewehe ʻana o nā CW i kākoʻo ʻia:

Hoʻouna Manaʻo

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 23

4. Ka wehewehe hana 683074 | 2022.04.28

Papa 11.
HOOMAKA HOPE

ʻO ka wehewehe ʻana i nā CW i kākoʻo ʻia

Ka helu o nā huaʻōlelo (1 huaʻōlelo

= 64 mau ʻāpana)

ʻAe

EMPTY_CYC

ʻAe

IDLE

ʻAʻole

ʻIkepili

ʻAe

I-pā-puni

wehewehe
Hoʻomaka o ka mea wehe ʻikepili. Hoʻopau i ka mea wehe ʻikepili. Manaʻo huaʻōlelo (CW) no RX alignment. Po'ai hakahaka i ka ho'oili 'ikepili. IDLE (ma waho o ka hui). Uku uku.

Papa 12. CW Wahi wehewehe
Kahua RSVD num_valid_bytes_eob
EMPTY eop sop seop align CRC32 usr

wehewehe
kahua mālama ʻia. Hiki ke hoʻohana ʻia no ka hoʻonui ʻana i ka wā e hiki mai ana. Hoʻopili ʻia i ka 0.
Ka helu o nā byte kūpono i ka huaʻōlelo hope (64-bit). He waiwai 3bit kēia. · 3'b000: 8 paita · 3'b001: 1 paita · 3'b010: 2 paita · 3'b011: 3 paita · 3'b100: 4 paita · 3'b101: 5 paita · 3'b110: 6 paita · 3'b111: 7 paita
Ka helu o nā huaʻōlelo kūpono ʻole i ka pau ʻana o kahi pahū.
Hōʻike i ka RX Avalon streaming interface e hōʻoia i kahi hōʻailona hope-o-packet.
Hōʻike i ka RX Avalon streaming interface e hōʻoia i kahi hōʻailona hoʻomaka-o-packet.
Hōʻike i ka RX Avalon streaming interface e hōʻoia i kahi hoʻomaka-o-packet a me ka hopena-o-packet i ka pōʻai like.
E nānā i ka alignment RX.
Nā waiwai o ka CRC i helu ʻia.
Hōʻike i ka ʻōlelo mana (CW) aia ka ʻike i wehewehe ʻia e ka mea hoʻohana.

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 24

Hoʻouna Manaʻo

4. Ka wehewehe hana 683074 | 2022.04.28

4.1.2.1. CW hoʻomaka-o-poha

Kiʻi 11. Hōʻano CW hoʻomaka-of-burst

HOOMAKA

63:56

RSVD

55:48

RSVD

47:40

RSVD

ʻikepili

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

kaila

7:0

'hFB(hoomaka)

mana 7:0

Papa 13.

Ma ke ʻano piha, hiki iā ʻoe ke hoʻokomo i ka START CW ma ka hōʻoia ʻana i ka hōʻailona tx_avs_startofpacket. Ke ʻōlelo ʻoe i ka hōʻailona tx_avs_startofpacket wale nō, ua hoʻonohonoho ʻia ka bit sop. Ke hōʻoia ʻoe i nā hōʻailona tx_avs_startofpacket a me tx_avs_endofpacket, ua hoʻonohonoho ʻia ka bit seop.

START CW Field Values
Field sop/seop
usr (8)
hoʻolikelike

Waiwai

Ma muli o ka hōʻailona tx_is_usr_cmd:

1: I ka manawa tx_is_usr_cmd = 1

0: I ka manawa tx_is_usr_cmd = 0

Ma ke ʻano kumu, hoʻouna ka MAC i kahi CW START ma hope o ka pau ʻana o ka hoʻoponopono. Inā ʻaʻohe ʻikepili, hoʻouna mau ka MAC iā EMPTY_CYC i hui pū ʻia me END a me START CW a hiki i kou hoʻomaka ʻana e hoʻouna i ka ʻikepili.

4.1.2.2. Hope-o-poha CW

Kiʻi 12. Hōʻano CW Hope-of-burst

HOPE

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

ʻikepili 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

HAWAHA

7:0

RSVD

num_valid_bytes_eob

hoʻomalu

7:0

(8) Kākoʻo ʻia kēia ma ke ʻano piha.
Hoʻouna Manaʻo

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 25

4. Ka wehewehe hana 683074 | 2022.04.28

Papa 14.

Hoʻokomo ka MAC i ka END CW ke hōʻoia ʻia ka tx_avs_endofpacket. Loaʻa i ka END CW ka helu o nā byte kūpono ma ka huaʻōlelo ʻikepili hope loa a me ka ʻike CRC.

ʻO ka waiwai CRC he hopena CRC 32-bit no ka ʻikepili ma waena o ka START CW a me ka huaʻōlelo ʻikepili ma mua o ka END CW.

Hōʻike ka papa ma lalo i nā waiwai o nā kahua ma END CW.

END CW Field Values
Field eop CRC32 num_valid_bytes_eob

Waiwai 1
CRC32 helu helu. Ka helu o nā byte kūpono ma ka huaʻōlelo ʻikepili hope loa.

4.1.2.3. Alignment Paired CW

Kiʻi 13. Alignment Paired Format CW

E HOOLOLI i ka hui CW me START/END

64+8bits XGMII Interface

HOOMAKA

63:56

RSVD

55:48

RSVD

47:40

RSVD

ʻikepili

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

mana 7:0

64+8bits XGMII Interface

HOPE

63:56

'hFD

55:48

RSVD

47:40

RSVD

ʻikepili

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

mana 7:0

ʻO ka ALIGN CW he CW hui pū me START/END a i ʻole END/START CWs. Hiki iā ʻoe ke hoʻokomo i ka ALIGN paired CW ma o ka hōʻoia ʻana i ka hōʻailona tx_link_reinit, hoʻonohonoho i ka helu Alignment Period, a i ʻole ka hoʻomaka ʻana i kahi hoʻoponopono. Ke hoʻokomo ʻia ka ALIGN paired CW, ua hoʻonohonoho ʻia ke kahua align i ka 1 e hoʻomaka i ka poloka hoʻolikelike e nānā i ka alignment ʻikepili ma nā ala āpau.

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 26

Hoʻouna Manaʻo

4. Ka wehewehe hana 683074 | 2022.04.28

Papa 15.

E HOOLOLI i na Waiwai Kihapai CW
Kūlike kahua
eop sop usr seop

Waiwai 1 0 0 0 0

4.1.2.4. Poe-poe CW

Kiʻi 14. Hōʻano CW pōʻaiapuni hakahaka

EMPTY_CYC e hui me END/START

64+8bits XGMII Interface

HOPE

63:56

'hFD

55:48

RSVD

47:40

RSVD

ʻikepili

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

mana 7:0

64+8bits XGMII Interface

HOOMAKA

63:56

RSVD

55:48

RSVD

47:40

RSVD

ʻikepili

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

mana 7:0

Papa 16.

Ke hoʻopau ʻoe i ka tx_avs_valid no ʻelua pōʻaiapuni uaki i ka wā o ka hāhā, hoʻokomo ka MAC i kahi EMPTY_CYC CW i hui pū ʻia me END/START CWs. Hiki iā ʻoe ke hoʻohana i kēia CW inā ʻaʻohe ʻikepili i loaʻa no ka hoʻouna ʻana i kekahi manawa.

Ke hoʻopau ʻoe i ka tx_avs_valid no hoʻokahi pōʻai, hoʻopau ka IP i ka tx_avs_valid no ʻelua manawa o ka deassertion tx_avs_valid e hoʻohua i ʻelua mau END/START CW.

EMPTY_CYC CW Waiwai kahua
Kūlike kahua
eop

Ka waiwai 0 0

hoʻomau…

Hoʻouna Manaʻo

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 27

4. Ka wehewehe hana 683074 | 2022.04.28

Field sop usr seop

Waiwai 0 0 0

4.1.2.5. ʻAʻohe CW

Kiʻi 15. Hōʻano CW Idle

IDLE CW

63:56

'h07

55:48

'h07

47:40

'h07

ʻikepili

39:32 31:24

'h07 'h07

23:16

'h07

15:8

'h07

7:0

'h07

mana 7:0

Hoʻokomo ka MAC i ka IDLE CW inā ʻaʻohe hoʻouna. I loko o kēia manawa, haʻahaʻa ka hōʻailona tx_avs_valid.
Hiki iā ʻoe ke hoʻohana i ka IDLE CW i ka wā i pau ai ka hoʻoili ʻana a i ʻole ka hoʻouna ʻana i kahi kūlana palaualelo.

4.1.2.6. ʻŌlelo ʻIkepili

ʻO ka huaʻōlelo ʻikepili ka uku o kahi ʻeke. Hoʻonohonoho ʻia nā ʻāpana mana XGMII i ka 0 ma ke ʻano huaʻōlelo ʻikepili.

Kiʻi 16. Hōʻuluʻulu Huaʻōlelo ʻIkepili

64+8 bits XGMII Interface

HUAOLELO IKE

63:56

ʻikepili mea hoʻohana 7

55:48

ʻikepili mea hoʻohana 6

47:40

ʻikepili mea hoʻohana 5

ʻikepili

39:32 31:24

ʻikepili mea hoʻohana 4 ʻikepili mea hoʻohana 3

23:16

ʻikepili mea hoʻohana 2

15:8

ʻikepili mea hoʻohana 1

7:0

ʻikepili mea hoʻohana 0

mana 7:0

4.1.3. TX CRC
Hiki iā ʻoe ke hoʻohana i ka poloka TX CRC me ka hoʻohana ʻana i ka ʻāpana Enable CRC ma ka IP Parameter Editor. Kākoʻo ʻia kēia hiʻohiʻona ma nā ʻano kumu ʻelua a me nā ʻano piha.

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 28

Hoʻouna Manaʻo

4. Ka wehewehe hana 683074 | 2022.04.28

Hoʻohui ka MAC i ka waiwai CRC i ka END CW ma ka hōʻoia ʻana i ka hōʻailona tx_avs_endofpacket. Ma ke ʻano BASIC, ʻo ka ALIGN CW i hui pū ʻia me END CW kahi kahua CRC kūpono.
Hoʻopili ka TX CRC block me ka TX Control Word Insertion a me TX MII Encode block. Hoʻopili ka poloka TX CRC i ka waiwai CRC no ka 64-bit waiwai no kēlā me kēia pōʻaiapili e hoʻomaka ana mai ka START CW a hiki i ka END CW.
Hiki iā ʻoe ke hōʻoia i ka hōʻailona crc_error_inject e hana hewa i ka ʻikepili ma kahi ala kikoʻī e hana i nā hewa CRC.

4.1.4. TX MII Encoder

Na ka TX MII encoder e mālama i ka hoʻouna ʻana mai ka MAC a i ka TX PCS.

Hōʻike kēia kiʻi i ke kumu ʻikepili ma ka pahi 8-bit MII ma ke ʻano modulation PAM4. Hōʻike ʻia ka START a me END CW i hoʻokahi manawa ma kēlā me kēia ala MII ʻelua.

Kiʻi 17. PAM4 Modulation Mode MII Data Pattern

HANA 1

HANA 2

HANA 3

HANA 4

HANA 5

SOP_CW

DATA_1

DATA_9 DATA_17

IDLE

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

IDLE

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

Hōʻike kēia kiʻi i ke kumu ʻikepili ma ka pahi 8-bit MII ma ke ʻano modulation NRZ. Hōʻike ʻia ka START a me END CW ma kēlā me kēia ala MII.

Hoʻouna Manaʻo

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 29

4. Ka wehewehe hana 683074 | 2022.04.28

Kiʻi 18. NRZ Modulation Mode MII Data Pattern

HANA 1

HANA 2

HANA 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

PILI 4 ʻIkepili_17 ʻIkepili_18 ʻIkepili_19 ʻIkepili_20 ʻIkepili_21 ʻIkepili_22 ʻIkepili_23 ʻIkepili_24

PALAPALA 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS a me PMA
Hoʻonohonoho ka F-Tile Serial Lite IV Intel FPGA IP i ka transceiver F-tile i ke ʻano Ethernet PCS.

4.2. ʻO ka ʻikepili RX
Aia nā ʻāpana ʻikepili RX i kēia mau ʻāpana: · poloka PMA · poloka PCS · decoder MII · CRC · poloka deskew · poloka wehe ʻōlelo hoʻokele

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 30

Hoʻouna Manaʻo

4. Ka wehewehe hana 683074 | 2022.04.28
Helu 19. RX Datapath

I ka loiloi mea hoʻohana Avalon Streaming Interface
RX MAC
Hoʻoholo i ka wehe ʻana i ka huaʻōlelo
Deskew

CRC

MII Decoder

MII Interface Custom PCS
PCS a me PMA

RX Serial Interface mai nā mea FPGA ʻē aʻe
4.2.1. RX PCS a me PMA
Hoʻonohonoho ka F-Tile Serial Lite IV Intel FPGA IP i ka transceiver F-tile i ke ʻano Ethernet PCS.
4.2.2. RX MII Decoder
Hoʻomaopopo kēia poloka inā loaʻa i ka ʻikepili e komo mai nā huaʻōlelo mana a me nā māka hoʻoponopono. Hoʻopuka ka decoder RX MII i ka ʻikepili ma ke ʻano he 1-bit valid, 1-bit marker indicator, 1bit control indicator, a me 64-bit data ma kēlā me kēia ala.
4.2.3. RX CRC
Hiki iā ʻoe ke hoʻohana i ka poloka TX CRC me ka hoʻohana ʻana i ka ʻāpana Enable CRC ma ka IP Parameter Editor. Kākoʻo ʻia kēia hiʻohiʻona ma nā ʻano kumu ʻelua a me nā ʻano piha. Hoʻopili ka poloka RX CRC me ka RX Control Word Removal a me RX MII Decoder poloka. Hōʻike ka IP i ka hōʻailona rx_crc_error ke loaʻa kahi hewa CRC.

Hoʻouna Manaʻo

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 31

4. Ka wehewehe hana 683074 | 2022.04.28
Hoʻopau ka IP i ka rx_crc_error i kēlā me kēia pahū hou. He mea hoʻopuka ia i ka loiloi mea hoʻohana no ka hoʻoponopono hewa ʻana o ka mea hoʻohana.
4.2.4. RX Deskew
ʻIke ʻia ka poloka RX deskew i nā māka alignment no kēlā me kēia alahele a hoʻoponopono hou i ka ʻikepili ma mua o ka hoʻouna ʻana i ka poloka wehe RX CW.
Hiki iā ʻoe ke koho e ʻae i ka IP core e hoʻolikelike i ka ʻikepili no kēlā me kēia alahele i ka wā i loaʻa ai kahi hewa alignment ma ka hoʻonohonoho ʻana i ka ʻāpana Hoʻopono Auto Alignment ma ka IP parameter Editor. Inā hoʻopau ʻoe i ka hiʻohiʻona alignment ʻakomi, ʻōlelo ka IP core i ka hōʻailona rx_error e hōʻike i ka hewa alignment. Pono ʻoe e hōʻoia i ka rx_link_reinit e hoʻomaka i ke kaʻina hana alignment ala i ka wā e kū mai ai kahi kuhi alahele.
ʻIke ka RX deskew i nā hōʻailona alignment e pili ana i kahi mīkini mokuʻāina. Hōʻike ke kiʻikuhi ma lalo nei i nā mokuʻāina i ka poloka RX deskew.

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 32

Hoʻouna Manaʻo

4. Ka wehewehe hana 683074 | 2022.04.28

Kiʻi 20.

RX Deskew Lane Alignment State Machine me ka Auto Alignment Enabled Flow Chart
Hoʻomaka

IDLE

Hoʻoponopono = 1 ʻae ʻaʻole

PCS a pau

ʻAʻole

mākaukau nā ala?

ʻAe

KALAI

Nā hōʻailona sync āpau no
ʻike ʻia?
ʻAe
ALIGN

ʻAʻole
ʻae manawa pau?

ʻAe
Nalo o ka alignment?
ʻaʻohe Hope

Hoʻouna Manaʻo

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 33

4. Ka wehewehe hana 683074 | 2022.04.28

Kiʻi 21.

RX Deskew Lane Alignment State Machine me ka Auto Alignment Disabled Flow Chart
Hoʻomaka

IDLE

Hoʻoponopono = 1 ʻae ʻaʻole

PCS a pau

ʻAʻole

mākaukau nā ala?

ʻAe

ʻAe
rx_link_reinit =1
ʻaʻohe HEMA

ʻaʻole ʻae

KALAI
ʻaʻole Nā hōʻailona sync a pau
ʻike ʻia?
ʻae HALAWAI

ʻAe
Nalo o ka alignment?
ʻAʻole
Hoʻopau
1. Hoʻomaka ke kaʻina hana alignment me ka mokuʻāina IDLE. E neʻe ka poloka i ka mokuʻāina WAIT ke mākaukau nā ala PCS āpau a hoʻopau ʻia ka rx_link_reinit.
2. Ma ka moku'āina WAIT, nānā ka poloka i nā māka i'ike 'ia i loko o ka pō'ai like. Inā ʻoiaʻiʻo kēia kūlana, neʻe ka poloka i ke kūlana ALIGNED.
3. Aia ka poloka i ke kūlana ALIGNED, e hōʻike ana ua aligned nā ala. Ma kēia mokuʻāina, hoʻomau ka poloka i ka nānā ʻana i ka alignment alahele a nānā inā aia nā māka āpau i loko o ka pōʻai like. Inā ʻaʻole ma kahi liʻiliʻi hoʻokahi marker i ka pōʻai like a hoʻonohonoho ʻia ka ʻāpana Enable Auto Alignment, hele ka poloka i ka

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 34

Hoʻouna Manaʻo

4. Ka wehewehe hana 683074 | 2022.04.28

ʻO ka mokuʻāina IDLE e hoʻomaka hou i ke kaʻina hana alignment. Inā ʻaʻole i hoʻonohonoho ʻia ka Enable Auto Alignment a ʻaʻole ma kahi liʻiliʻi hoʻokahi marker i ka pōʻai like, hele ka poloka i ka mokuʻāina ERROR a kali i ka loiloi mea hoʻohana e hōʻoia i ka hōʻailona rx_link_reinit e hoʻomaka i ke kaʻina hana alignment.

Kiʻi 22. Hoʻoponopono Ala me Enable Auto Alignment Enabled rx_core_clk

rx_link_up

rx_link_reinit

a me_all_markers

Mokuʻāina ʻo Deskew

ALGNED

IDLE

KALAI

ALGNED

AUTO_ALIGN = 1

Kiʻi 23. Hoʻoponopono Ala me Enable Auto Alignment Disabled rx_core_clk

rx_link_up

rx_link_reinit

a me_all_markers

Mokuʻāina ʻo Deskew

ALGNED

HALA

IDLE

KALAI

ALGNED

AUTO_ALIGN = 0
4.2.5. Wehe ʻia ʻo RX CW
Hoʻololi kēia poloka i nā CW a hoʻouna i ka ʻikepili i ka loiloi mea hoʻohana me ka hoʻohana ʻana i ka interface streaming Avalon ma hope o ka wehe ʻana o nā CW.
Inā ʻaʻohe ʻikepili kūpono, hoʻopau ka RX CW removal block i ka hōʻailona rx_avs_valid.
Ma ke ʻano FULL, inā hoʻonohonoho ʻia ka bit mea hoʻohana, hōʻoia kēia poloka i ka hōʻailona rx_is_usr_cmd a hoʻohana ʻia ka ʻikepili i ka pōʻai o ka uaki mua e like me ka ʻike a i ʻole kauoha.
Ke hoʻopau ʻia ka rx_avs_ready a me ka rx_avs_valid asserts, hoʻopuka ka poloka hoʻoneʻe RX CW i kahi kūlana kuhi i ka loina mea hoʻohana.
ʻO nā hōʻailona streaming Avalon e pili ana i kēia poloka: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Hoʻouna Manaʻo

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 35

4. Ka wehewehe hana 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (loaʻa wale ma ke ʻano piha)
4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture
ʻO ka F-Tile Serial Lite IV Intel FPGA IP he ʻehā mau mea hoʻokomo uaki e hoʻopuka ana i nā uaki i nā poloka like ʻole: · Uaki kuhikuhi Transceiver (xcvr_ref_clk)–Uki hoʻokomo mai ka uaki waho.
nā ʻāpana a i ʻole nā oscillators e hana ana i nā wati no TX MAC, RX MAC, a me TX a me RX mau poloka PCS maʻamau. E nānā i nā ʻāpana no ka laulā alapine i kākoʻo ʻia. · TX core clock (tx_core_clk)–Ua loaʻa kēia uaki mai ka transceiver PLL i hoʻohana ʻia no TX MAC. ʻO kēia uaki kekahi uaki hoʻopuka mai ka transceiver F-tile e hoʻopili ai i ka loiloi mea hoʻohana TX. · RX core clock (rx_core_clk)–Ua loaʻa kēia uaki mai ka transceiver PLL i hoʻohana ʻia no RX deskew FIFO a me RX MAC. ʻO kēia uaki kekahi uaki puka mai ka transceiver F-tile e hoʻopili ai i ka loiloi mea hoʻohana RX. · Uaki no ka transceiver reconfiguration interface (reconfig_clk)–hookomo i ka uaki mai waho mai o ka uaki kaapuni a i ole oscillators e hana ana i na wati no ka F-tile transceiver reconfiguration interface ma na TX a me RX alahele. ʻO ka pinepine o ka uaki he 100 a 162 MHz.
Hōʻike ke kiʻikuhi poloka ma lalo iho nei i ka F-Tile Serial Lite IV Intel FPGA IP mau kāʻei kua a me nā pili i loko o ka IP.

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 36

Hoʻouna Manaʻo

4. Ka wehewehe hana 683074 | 2022.04.28

Kiʻi 24.

F-Tile Serial Lite IV Intel FPGA IP Clock Architecture

Oscillator

FPGA1
F-Tile Serial Lite IV Intel FPGA IP Transceiver Reconfiguration Interface Clock
(reconfig_clk)

tx_core_clkout (hoʻohui i ka loiloi mea hoʻohana)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Uaki Interface Hoʻohou Transceiver

(reconfig_clk)

Oscillator

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (hoʻohui i ka loiloi mea hoʻohana)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming Interface TX Data
TX MAC

loulou_pili[n-1:0]

Deskew

FIFO

Avalon Streaming Interface RX Data RX MAC

Avalon Streaming Interface RX Data
RX MAC

Deskew FIFO

rx_core_clkout (hoʻohui i ka loiloi mea hoʻohana)

rx_core_clk= clk_pll_div64[mid_ch]

PC maʻamau

loulou_pili[n-1:0]

TX MAC

Avalon Streaming Interface TX Data

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (hoʻohui i ka loiloi mea hoʻohana)

Uaki Refreceiver (xcvr_ref_clk)
Uaki Refreceiver (xcvr_ref_clk)

Oscillator*

Kaao

Mea hana FPGA
TX kikowaena uaki kumu
ʻO ka ʻaoʻao uaki kumu RX
Kaʻina uaki kuhikuhi Transceiver Nā hōʻailona ʻikepili o waho

4.4. Hoʻonohonoho hou a hoʻohui i ka hoʻomaka ʻana
ʻO ka MAC, F-tile Hard IP, a me ka hoʻonohonoho hou ʻana he mau hōʻailona hoʻonohonoho ʻokoʻa: · TX a me RX MAC poloka e hoʻohana i nā hōʻailona tx_core_rst_n a me rx_core_rst_n reset. · tx_pcs_fec_phy_reset_n a me rx_pcs_fec_phy_reset_n hoʻihoʻi hou i nā hōʻailona
ka mea hoʻoponopono hoʻoponopono palupalu e hoʻonohonoho hou i ka F-tile Hard IP. · Hoʻohana ka poloka reconfiguration i ka hōʻailona reconfig_reset reset.

Hoʻouna Manaʻo

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 37

4. Ka wehewehe hana 683074 | 2022.04.28

Kiʻi 25. Hoʻoponopono hou i ka Architecture
Avalon Streaming Interface TX Data
MAC
Avalon Streaming SYNC Interface RX Data

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-tile IP paakiki

ʻIkepili TX Serial ʻIkepili RX Serial

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Hoʻihoʻi Lika
ʻIke pili · Hoʻoponopono hou i nā alakaʻi ma ka ʻaoʻao 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example alakaʻi hoʻohana
4.4.1. TX Reset a me Initialization Sequence
ʻO ke kaʻina hoʻoponopono hou o TX no F-Tile Serial Lite IV Intel FPGA IP penei: 1. E hōʻoia i ka tx_pcs_fec_phy_reset_n, tx_core_rst_n, a me reconfig_reset
i ka manawa like e hoʻonohonoho hou i ka F-tile hard IP, MAC, a me ka hoʻonohonoho hou ʻana. E hoʻokuʻu i ka tx_pcs_fec_phy_reset_n a me ka hoʻonohonoho hou ʻana ma hope o ke kali ʻana iā tx_reset_ack e hōʻoia i ka hoʻonohonoho pono ʻana o nā poloka. 2. A laila, hōʻoia ka IP i nā hōʻailona phy_tx_lanes_stable, tx_pll_locked, a me phy_ehip_ready ma hope o ka hoʻokuʻu ʻia ʻana o tx_pcs_fec_phy_reset_n, e hōʻike ai ua mākaukau ka TX PHY no ka hoʻouna ʻana. 3. Pau ka hōʻailona tx_core_rst_n ma hope o ka piʻi ʻana o ka hōʻailona phy_ehip_ready. 4. Hoʻomaka ka IP i ka hoʻouna ʻana i nā huaʻōlelo IDLE ma ke kikowaena MII ke pau ka MAC i ka hoʻonohonoho hou ʻana. ʻAʻohe koi no ka alignment lane TX a skewing no ka mea hoʻohana nā ala āpau i ka uaki like. 5. I ka hoʻouna ʻana i nā huaʻōlelo IDLE, hōʻoia ka MAC i ka hōʻailona tx_link_up. 6. A laila hoʻomaka ka MAC e hoʻouna iā ALIGN i hui pū ʻia me START/END a i ʻole END/START CW ma kahi manawa paʻa e hoʻomaka ai i ke kaʻina hana hoʻopololei ala o ka mea hoʻokipa pili.

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 38

Hoʻouna Manaʻo

4. Ka wehewehe hana 683074 | 2022.04.28

Kiʻi 26.

Hoʻoponopono hou ʻo TX a me ka hoʻomaka ʻana i ke kiʻina manawa
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _paʻa

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. RX Reset a me Initialization Sequence
ʻO ke kaʻina hana hou RX no F-Tile Serial Lite IV Intel FPGA IP penei:
1. E hōʻoia i ka rx_pcs_fec_phy_reset_n, rx_core_rst_n, a reconfig_reset i ka manawa like e hoʻonohonoho hou i ka F-tile paʻakikī IP, MAC, a me ka hoʻonohonoho hou ʻana. E hoʻokuʻu i ka rx_pcs_fec_phy_reset_n a me ka hoʻonohonoho hou ʻana ma hope o ke kali ʻana iā rx_reset_ack e hōʻoia i ka hoʻonohonoho pono ʻana o nā poloka.
2. A laila e hōʻoia ka IP i ka hōʻailona phy_rx_pcs_ready ma hope o ka hoʻokuʻu ʻia ʻana o ka PCS maʻamau, e hōʻike ai ua mākaukau ʻo RX PHY no ka hoʻouna ʻana.
3. Hoʻopau ka hōʻailona rx_core_rst_n ma hope o ka piʻi ʻana o ka hōʻailona phy_rx_pcs_ready.
4. Hoʻomaka ka IP i ke kaʻina hana hoʻoponopono ala ma hope o ka hoʻokuʻu ʻia ʻana o ka RX MAC reset a ma ka loaʻa ʻana o ALIGN i hui pū ʻia me START/END a i ʻole END/START CW.
5. Hō'ike ka 'āloka RX deskew i ka hō'ailona rx_link_up i ka pau 'ana o ka alignment no nā ala āpau.
6. A laila, hōʻoia ka IP i ka hōʻailona rx_link_up i ka loiloi mea hoʻohana e hōʻike ai ua mākaukau ka loulou RX e hoʻomaka i ka loaʻa ʻikepili.

Hoʻouna Manaʻo

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 39

4. Ka wehewehe hana 683074 | 2022.04.28

Kiʻi 27. RX Reset and Initialization Time Diagram
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_makaukau

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Ka helu o ka loulou a me ka helu ʻana i ka pono Bandwidth

ʻO ka F-Tile Serial Lite IV Intel FPGA IP ka helu pono bandwidth e like me lalo:

ʻO ka pono o ka bandwidth = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

Papa 17. Ka wehewehe 'ana i nā 'ano like 'ole o ka Bandwidth

Hoʻololi

wehewehe

raw_rate burst_size

ʻO kēia ka bit rate i loaʻa e ka serial interface. raw_rate = SERDES laula * transceiver clock frequency Example: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Waiwai o ka nui poha. No ka helu ʻana i ka pono o ka bandwidth awelika, e hoʻohana i ka nui o ka nui o ka pahu. No ka helu kiʻekiʻe, e hoʻohana i ke kumu kūʻai nui o ka pahu.

burst_size_ovhd

ʻO ke kumukūʻai ma luna o ke poʻo.
Ma ke ʻano piha, e pili ana ka waiwai burst_size_ovhd i nā CW paʻa START a me END.
Ma ke ʻano kumu, ʻaʻohe burst_size_ovhd no ka mea ʻaʻohe START a me END CW paʻa.

align_marker_period

Ka waiwai o ka manawa kahi i hoʻokomo ʻia ai kahi māka hoʻoponopono. ʻO ka waiwai he 81920 ka pōʻaiapuni o ka uaki no ka hoʻohui ʻana a me ka 1280 no ka simulation wikiwiki. Loaʻa kēia waiwai mai ka PCS hard logic.

align_marker_width srl4_align_period

ʻO ka helu o nā pōʻai uaki kahi i paʻa ai ka hōʻailona hōʻailona kūpono.
ʻO ka helu o nā pōʻai uaki ma waena o ʻelua mau māka hoʻoponopono. Hiki iā ʻoe ke hoʻonohonoho i kēia waiwai me ka hoʻohana ʻana i ka palena Alignment Period ma ka IP Parameter Editor.

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 40

Hoʻouna Manaʻo

4. Ka wehewehe hana 683074 | 2022.04.28
ʻO ka helu ʻana o ka loulou ma lalo iho nei: Effective rate = bandwidth efficiency * raw_rate Hiki iā ʻoe ke loaʻa ka ʻoi loa o ka mea hoʻohana me ka hoʻohālikelike ʻana. ʻO ka helu ʻana o ka uaki hoʻohana ʻoi loa e manaʻo i ka hoʻomau ʻana o ka ʻikepili a ʻaʻohe pōʻai IDLE e loaʻa i ka loina mea hoʻohana. He mea nui kēia pākēneka i ka hoʻolālā ʻana i ka loiloi mea hoʻohana FIFO e pale aku i ka overflow FIFO. ʻO ke alapine o ka uaki mea hoʻohana kiʻekiʻe = ka helu kūpono / 64

Hoʻouna Manaʻo

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 41

683074 | 2022.04.28 Hoʻouna Manaʻo

5. Parameter

Papa 18. F-Tile Serial Lite IV Intel FPGA IP Ka wehewehe ʻana

ʻĀpana

Waiwai

Paʻamau

wehewehe

Nā Koho Hoʻolālā Nui

ʻAno hoʻololi PMA

· PAM4 · NRZ

PAM4

E koho i ka mode modulation PCS.

ʻAno PMA

· FHT · FGT

FGT

Koho i ke ʻano transceiver.

Lakiʻikepili PMA

· No ke ʻano PAM4:
— ʻAno transceiver FGT: 20 Gbps 58 Gbps
— ʻAno transceiver FHT: 56.1 Gbps, 58 Gbps, 116 Gbps
· No ke ʻano NRZ:
— ʻAno transceiver FGT: 10 Gbps 28.05 Gbps
— ʻAno transceiver FHT: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Hōʻike i ka helu ʻikepili kūpono ma ka puka o ka transceiver e hoʻopili ana i ka hoʻouna ʻana a me nā mea ʻē aʻe. Hoʻopili ʻia ka waiwai e ka IP ma ka hoʻopuni ʻana i 1 wahi decimal i ka ʻāpana Gbps.

ʻano PMA

· Duplex · Tx · Rx

Duplex

No ke ʻano transceiver FHT, he duplex wale nō ke kuhikuhi i kākoʻo ʻia. No ke ʻano transceiver FGT, ʻo ke kuhikuhi i kākoʻo ʻia ʻo Duplex, Tx, a me Rx.

Ka helu o ka PMA

· No ke ʻano PAM4:

nā alahele

— 1 a 12

· No ke ʻano NRZ:

— 1 a 16

E koho i ka helu o nā alahele. No ka hoʻolālā simplex, ʻo ka helu o nā ala i kākoʻo ʻia he 1.

PLL kuhikuhi uaki alapinepine

· No ke ʻano transceiver FHT: 156.25 MHz
· No ke ʻano transceiver FGT: 27.5 MHz 379.84375 MHz, ma muli o ka helu data transceiver i koho ʻia.

· No ke ʻano transceiver FHT: 156.25 MHz
· No ke ʻano transceiver FGT: 165 MHz

Hōʻike i ke alapine o ka uaki kuhikuhi o ka transceiver.

Pūnaehana PLL

—

uaki kuhikuhi

pinepine

170 MHz

Loaʻa wale no ke ʻano transceiver FHT. Hōʻike i ka uaki kuhikuhi PLL Pūnaehana a e hoʻohana ʻia ma ke ʻano o ka F-Tile Reference a me System PLL Clock Intel FPGA IP no ka hoʻohua ʻana i ka uaki PLL Pūnaewele.

Pūnaehana PLL pinepine
Manawa Alignment

— 128 65536

E ho'ā i ka RS-FEC

Hiki

876.5625 MHz 128 Hiki

Hōʻike i ka Pūnaehana PLL uaki pinepine.
Hōʻike i ka manawa hōʻailona hōʻailona. He x2 ka waiwai. E hoʻā i ka hiʻona RS-FEC.
hoʻomau…

ISO 9001:2015 Kakau

5. Nā ʻāpana 683074 | 2022.04.28

ʻĀpana

Waiwai

Paʻamau

wehewehe

Hoʻopau

No ka mode modulation PAM4 PCS, hiki i ka RS-FEC ke hana mau.

Mea hoʻohana Interface

ʻano hoʻoheheʻe

· PIHA · BASIC

Piha

E koho i ke kahe ʻikepili no ka IP.

Piha: Hoʻouna kēia ʻano i ka pōʻai hoʻomaka-o-packet a me ka hopena-o-packet i loko o kahi kiʻi.

Kumu: ʻO kēia kahi mode streaming maʻemaʻe kahi e hoʻouna ʻia ai ka ʻikepili me ka ʻole o ka hoʻomaka ʻana o ka packet, ka ʻole, a me ka hopena o ka ʻeke e hoʻonui i ka bandwidth.

Hiki iā CRC

Hiki iā hoʻopio

Hoʻopau

E hoʻā i mea e hiki ai ke ʻike a me ka hoʻoponopono hewa CRC.

E ho'ā i ka hoʻopololei kaʻa

Hiki iā hoʻopio

Hoʻopau

E hoʻā i mea e hiki ai i ka hiʻona hoʻopololei ala ʻakomi.

E ho'ā i ka debug endpoint

Hiki iā hoʻopio

Hoʻopau

I ka ON, aia ka F-Tile Serial Lite IV Intel FPGA IP i kahi Debug Endpoint i hoʻopili ʻia i loko o ke kikowaena Avalon memory-map. Hiki i ka IP ke hana i kekahi mau hoʻokolohua a me nā hana debug ma o JTAG me ka hoʻohana ʻana i ka System Console. Paʻa ka waiwai paʻamau.

Hoʻohui Simplex (Loaʻa wale kēia hoʻonohonoho hoʻonohonoho ke koho ʻoe i ka hoʻolālā ʻelua simplex FGT.)

Ua hoʻohana ʻia ʻo RSFEC ma ka Serial Lite IV Simplex IP ʻē aʻe i hoʻonoho ʻia ma ke kahawai FGT like.

Hiki iā hoʻopio

Hoʻopau

E ho'ā i kēia koho inā makemake ʻoe i ka hui ʻana o ka hoʻonohonoho ʻana me RS-FEC i hiki a hoʻopau ʻia no ka F-Tile Serial Lite IV Intel FPGA IP ma kahi hoʻolālā simplex pālua no ke ʻano transceiver NRZ, kahi i kau ʻia ai ʻo TX a me RX ma ka FGT hoʻokahi. channel(s).

Hoʻouna Manaʻo

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 43

683074 | 2022.04.28 Hoʻouna Manaʻo

6. F-Tile Serial Lite IV Intel FPGA IP nā hōʻailona Interface

6.1. Nā hōʻailona uaki

Papa 19. Hoailona Uaki

inoa

Kuhikuhi laula

wehewehe

tx_core_clkout

Hoʻopuka i ka uaki kumu TX no ka TX maʻamau PCS interface, TX MAC a me nā loiloi mea hoʻohana i loko

ke ala ʻikepili TX.

Hana ʻia kēia uaki mai ka poloka PCS maʻamau.

rx_core_clkout

Hoʻopuka i ka uaki koʻikoʻi RX no ke kikowaena PCS maʻamau RX, RX deskew FIFO, RX MAC

a me nā loiloi mea hoʻohana ma ka ʻikepili RX.

Hana ʻia kēia uaki mai ka poloka PCS maʻamau.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Uaki kuhikuhi Transceiver hoʻokomo.

Ke hoʻonohonoho ʻia ke ʻano transceiver i FGT, e hoʻopili i kēia uaki i ka hōʻailona puka (out_refclk_fgt_0) o ka F-Tile Reference a me System PLL Clock Intel FPGA IP. Ke hoʻonohonoho ʻia ke ʻano transceiver i FHT, hoʻohui

kēia uaki i ka hōʻailona puka (out_fht_cmmpll_clk_0) o ka F-Tile Reference a me System PLL Clock Intel FPGA IP.

E nānā i nā ʻāpana no ka laulā alapine i kākoʻo ʻia.

Hoʻokomo i ka uaki hoʻokomo no ka hoʻonohonoho hou ʻana o ka transceiver.

ʻO ka pinepine o ka uaki he 100 a 162 MHz.

Hoʻohui i kēia hōʻailona uaki hoʻokomo i nā kaapuni uaki waho a i ʻole nā oscillators.

Hoʻokomo i ka uaki hoʻokomo no ka hoʻonohonoho hou ʻana o ka transceiver.

ʻO ka pinepine o ka uaki he 100 a 162 MHz.

Hoʻohui i kēia hōʻailona uaki hoʻokomo i nā kaapuni uaki waho a i ʻole nā oscillators.

out_systempll_clk_ 1

Hookomo

Uaki PLL pūnaewele.
Hoʻohui i kēia uaki i ka hōʻailona puka (out_systempll_clk_0) o ka F-Tile Reference a me System PLL Clock Intel FPGA IP.

Nā palena ʻike pili ma ka ʻaoʻao 42

6.2. Hoʻoponopono hou i nā hōʻailona

Papa 20. Hoʻonoho hou i nā hōʻailona

inoa

Kuhikuhi laula

tx_core_rst_n

Hookomo

Uka Domain Asynchronous

rx_core_rst_n

Hookomo

Asynchronous

tx_pcs_fec_phy_reset_n 1

Hookomo

Asynchronous

wehewehe

Hōʻailona hoʻihoʻi haʻahaʻa haʻahaʻa. Hoʻoponopono hou i ka F-Tile Serial Lite IV TX MAC.

Hōʻailona hoʻihoʻi haʻahaʻa haʻahaʻa. Hoʻoponopono hou i ka F-Tile Serial Lite IV RX MAC.

Hōʻailona hoʻihoʻi haʻahaʻa haʻahaʻa.

hoʻomau…

ISO 9001:2015 Kakau

6. F-Tile Serial Lite IV Intel FPGA IP Nā hōʻailona 683074 | 2022.04.28

inoa

Pae Aʻoaʻo Aʻoaʻo Uaki

wehewehe

Hoʻonohonoho hou i ka F-Tile Serial Lite IV TX maʻamau PCS.

rx_pcs_fec_phy_reset_n 1

Hookomo

Asynchronous

Hōʻailona hoʻihoʻi haʻahaʻa haʻahaʻa. Hoʻoponopono hou i ka F-Tile Serial Lite IV RX PC maʻamau.

reconfig_reset

Hookomo

reconfig_clk Hōʻailona hoʻihoʻi kiʻekiʻe.

Hoʻihoʻi hou i ka poloka hoʻonohonoho hoʻonohonoho hou ʻana i ka hoʻomanaʻo hoʻomanaʻo Avalon.

reconfig_sl_reset

Hoʻokomo reconfig_sl_clk Hōʻailona hoʻihoʻi kiʻekiʻe.

Hoʻihoʻi hou i ka poloka hoʻonohonoho hoʻonohonoho hou ʻana i ka hoʻomanaʻo hoʻomanaʻo Avalon.

6.3. Nā hōʻailona MAC

Papa 21.

Nā hōʻailona TX MAC
Ma kēia pākaukau, hōʻike ʻo N i ka helu o nā ala i hoʻonohonoho ʻia i ka hoʻoponopono hoʻoponopono IP.

inoa

Laulā

Kahua ʻĀkau Uaki

wehewehe

tx_avs_ready

Puka tx_core_clkout Avalon hoailona kahe.

Ke hōʻoia ʻia, e hōʻike ana ua mākaukau ka TX MAC e ʻae i ka ʻikepili.

tx_avs_data

· (64*N)*2 (ʻano PAM4)
· 64*N (ʻano NRZ)

Hookomo

tx_core_clkout Avalon hōʻailona kahe. ʻikepili TX.

tx_avs_channel

Hoʻokomo i ka tx_core_clkout Avalon hōʻailona kahe.

ʻO ka helu channel no ka ʻikepili e hoʻoili ʻia ana ma ka pōʻai o kēia manawa.

ʻAʻole loaʻa kēia hōʻailona ma ke ʻano kumu.

tx_avs_valid

Hoʻokomo i ka tx_core_clkout Avalon hōʻailona kahe.

Ke hōʻoiaʻiʻo ʻia, hōʻike i ka hōʻailona ʻikepili TX i kūpono.

tx_avs_startofpacket

Hoʻokomo i ka tx_core_clkout Avalon hōʻailona kahe.

Ke hōʻoia ʻia, hōʻike i ka hoʻomaka ʻana o kahi ʻeke data TX.

E hōʻoia no hoʻokahi pōʻaiapuni uaki no kēlā me kēia ʻeke.

ʻAʻole loaʻa kēia hōʻailona ma ke ʻano kumu.

tx_avs_endofpacket

Hoʻokomo i ka tx_core_clkout Avalon hōʻailona kahe.

Ke hōʻoia ʻia, e hōʻike ana i ka pau ʻana o kahi ʻikepili TX.

E hōʻoia no hoʻokahi pōʻaiapuni uaki no kēlā me kēia ʻeke.

ʻAʻole loaʻa kēia hōʻailona ma ke ʻano kumu.

tx_avs_empty

Hoʻokomo i ka tx_core_clkout Avalon hōʻailona kahe.

Hōʻike i ka helu o nā huaʻōlelo kūpono ʻole i ka pahu hope o ka ʻikepili TX.

ʻAʻole loaʻa kēia hōʻailona ma ke ʻano kumu.

tx_num_valid_bytes_eob

Hookomo

tx_core_clkout

Hōʻike i ka helu o nā byte kūpono i ka huaʻōlelo hope o ka pahu hope. ʻAʻole loaʻa kēia hōʻailona ma ke ʻano kumu.
hoʻomau…

Hoʻouna Manaʻo

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 45

6. F-Tile Serial Lite IV Intel FPGA IP Nā hōʻailona 683074 | 2022.04.28

Ka inoa tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Laulā 1
1 1
N 5

Kahua ʻĀkau Uaki

wehewehe

Hookomo

tx_core_clkout

Ke ʻōlelo ʻia, hoʻomaka kēia hōʻailona i kahi pōʻai ʻike i hoʻoholo ʻia e ka mea hoʻohana.
E hōʻoia i kēia hōʻailona ma ka pōʻaiapuni uaki like me ka ʻōlelo a tx_startofpacket.
ʻAʻole loaʻa kēia hōʻailona ma ke ʻano kumu.

Puke tx_core_clkout Ke hoʻopuka ʻia, e hōʻike ana ua mākaukau ka loulou ʻikepili TX no ka lawe ʻana i ka ʻikepili.

Hoʻopuka

tx_core_clkout

Ke hōʻoia ʻia, hoʻomaka kēia hōʻailona i ka hoʻoponopono hou ʻana i nā ala.
E hōʻoia i kēia hōʻailona no hoʻokahi pōʻai uaki e hoʻomaka i ka MAC e hoʻouna iā ALIGN CW.

Hookomo

tx_core_clkout Ke ʻōlelo ʻia, hoʻokomo ka MAC i kahi hewa CRC32 i nā ala i koho ʻia.

'A'ole i ho'ohana 'ia ka puka tx_core_clkout.

Hōʻike ke kiʻikuhi manawa ma lalo i kahi exampʻO ka hoʻoili ʻana o ka ʻikepili TX o 10 mau huaʻōlelo mai ka loiloi mea hoʻohana ma waena o 10 mau ala serial TX.

Kiʻi 28.

TX Ikepili Hoʻouna Manawa Diagram
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… N-10..

Alanui 0

…………

STRT 0 10

N-10 HOPE STRT 0

Alanui 1

…………

STRT 1 11

N-9 HOPE STRT 1

N-10 HOPE IDLE IDLE N-9 HOPE IDLE IDLE

Alanui 9

…………

STRT 9 19

N-1 HOPE STRT 9

N-1 HOPE IDLE IDLE

Papa 22.

Nā hōʻailona RX MAC
Ma kēia pākaukau, hōʻike ʻo N i ka helu o nā ala i hoʻonohonoho ʻia i ka hoʻoponopono hoʻoponopono IP.

inoa

Laulā

Kahua ʻĀkau Uaki

wehewehe

rx_avs_ready

Hoʻokomo rx_core_clkout Avalon hōʻailona kahe.

Ke ʻōlelo ʻia, hōʻike ʻia ua mākaukau ka mea hoʻohana e ʻae i ka ʻikepili.

rx_avs_data

(64*N)*2 (ʻano PAM4)
64*N (ʻano NRZ)

Hoʻopuka

rx_core_clkout Avalon hoailona hoailona. ʻIkepili RX.

rx_avs_channel

Puka rx_core_clkout Avalon hoailona hoailona.

ʻO ka helu channel no ka ʻikepili

loaʻa ma ka pōʻaiapuni o kēia manawa.

ʻAʻole loaʻa kēia hōʻailona ma ke ʻano kumu.

rx_avs_valid

Puka rx_core_clkout Avalon hoailona hoailona.

hoʻomau…

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 46

Hoʻouna Manaʻo

6. F-Tile Serial Lite IV Intel FPGA IP Nā hōʻailona 683074 | 2022.04.28

inoa

Laulā

Kahua ʻĀkau Uaki

wehewehe

Ke hōʻoiaʻiʻo ʻia, e hōʻike ana i ka hōʻailona ʻikepili RX kūpono.

rx_avs_startofpacket

Puka rx_core_clkout Avalon hoailona hoailona.

Ke hōʻoia ʻia, e hōʻike ana i ka hoʻomaka ʻana o kahi pūʻulu data RX.

E hōʻoia no hoʻokahi pōʻaiapuni uaki no kēlā me kēia ʻeke.

ʻAʻole loaʻa kēia hōʻailona ma ke ʻano kumu.

rx_avs_endofpacket

Puka rx_core_clkout Avalon hoailona hoailona.

Ke hōʻoia ʻia, hōʻike i ka hopena o kahi pūʻulu ʻikepili RX.

E hōʻoia no hoʻokahi pōʻaiapuni uaki no kēlā me kēia ʻeke.

ʻAʻole loaʻa kēia hōʻailona ma ke ʻano kumu.

rx_avs_empty

Puka rx_core_clkout Avalon hoailona hoailona.

Hōʻike i ka helu o nā huaʻōlelo kūpono ʻole i ka pahu hope o ka ʻikepili RX.

ʻAʻole loaʻa kēia hōʻailona ma ke ʻano kumu.

rx_num_valid_bytes_eob

Hoʻopuka

rx_core_clkout Hōʻike i ka helu o nā byte kūpono i ka huaʻōlelo hope o ka pahu hope.
ʻAʻole loaʻa kēia hōʻailona ma ke ʻano kumu.

rx_is_usr_cmd

Hoʻopuka rx_core_clkout I ka wā i ʻōlelo ʻia ai, hoʻomaka kēia hōʻailona i kahi mea hoʻohana-

pōʻaiapuni ʻike i wehewehe ʻia.

E hōʻoia i kēia hōʻailona ma ka pōʻaiapuni uaki like me ka ʻōlelo a tx_startofpacket.

ʻAʻole loaʻa kēia hōʻailona ma ke ʻano kumu.

rx_link_up

Hoʻopuka rx_core_clkout Ke hōʻoia ʻia, hōʻike i ka loulou ʻikepili RX

ua mākaukau no ka loaʻa ʻana o ka ʻikepili.

rx_link_reinit

Hoʻokomo rx_core_clkout I ka wā i ʻōlelo ʻia ai, hoʻomaka kēia hōʻailona i nā ala

hoʻopololei hou.

Inā hoʻopau ʻoe i ka Enable Auto Alignment, e hōʻoia i kēia hōʻailona no hoʻokahi pōʻai uaki e hoʻomaka ai i ka MAC e hoʻoponopono hou i nā ala. Inā hoʻonohonoho ʻia ka Enable Auto Alignment, hoʻonohonoho hou ka MAC i nā alahele.

Mai hōʻoia i kēia hōʻailona ke hoʻonohonoho ʻia ʻo Enable Auto Alignment.

rx_hewa

(N*2*2)+3 (ʻano PAM4)
(N*2)*3 (ʻano NRZ)

Hoʻopuka

rx_core_clkout

Ke hōʻoia ʻia, hōʻike ʻia nā kūlana hewa i ka RX datapath.
· [(N*2+2):N+3] = Hōʻike i ka hewa PCS no ke ala kikoʻī.
· [N+2] = Hōʻike i ka hewa alignment. E hoʻomaka hou i ka hoʻopololei ʻana i ke ala inā hoʻokō ʻia kēia bit.
· [N+1]= Hōʻike i ka hoʻouna ʻia ʻana o ka ʻikepili i ka loiloi mea hoʻohana ke mākaukau ʻole ka loiloi mea hoʻohana.
· [N] = Hōʻike i ka nalo ʻana o ka alignment.
· [(N-1):0] = Hōʻike i ka ʻikepili he hewa CRC.

Hoʻouna Manaʻo

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 47

6. F-Tile Serial Lite IV Intel FPGA IP Nā hōʻailona 683074 | 2022.04.28

6.4. Nā hōʻailona hoʻonohonoho hou o Transceiver

Papa 23.

Nā hōʻailona hoʻonohonoho hou PCS
Ma kēia pākaukau, hōʻike ʻo N i ka helu o nā ala i hoʻonohonoho ʻia i ka hoʻoponopono hoʻoponopono IP.

inoa

Laulā

Kahua ʻĀkau Uaki

wehewehe

reconfig_sl_read

Hoʻokomo reconfig_sl_ PCS reconfiguration heluhelu kauoha

clk

nā hōʻailona.

reconfig_sl_write

Hoʻokomo reconfig_sl_ PCS reconfiguration kākau

clk

nā hōʻailona kauoha.

reconfig_sl_address

14 mau ʻāpana + clogb2N

Hookomo

reconfig_sl_ clk

Hōʻike i ka hoʻonohonoho hou ʻana o PCS Avalon memo i hoʻopaʻa ʻia ma kahi alahele i koho ʻia.
Loaʻa i kēlā me kēia alahele he 14 mau ʻāpana a ʻo nā ʻāpana luna e pili ana i ka offset ala.
Example, no ka hoʻolālā 4-lane NRZ/PAM4, me reconfig_sl_address [13:0] e pili ana i ka helu helu helu:
· reconfig_sl_address[15:1 4] hoʻonoho ʻia i 00 = helu wahi no ke ala 0.
· reconfig_sl_address[15:1 4] hoʻonoho ʻia i 01 = helu wahi no ke ala 1.
· reconfig_sl_address[15:1 4] hoʻonoho ʻia i 10 = helu wahi no ke ala 2.
· reconfig_sl_address[15:1 4] hoʻonoho ʻia i 11 = helu wahi no ke ala 3.

reconfig_sl_readdata

Hoʻopuka reconfig_sl_ Hōʻike i ka ʻikepili hoʻonohonoho hou PCS

clk

e heluhelu ʻia e kahi pōʻaiapuni mākaukau ma a

alahele koho.

reconfig_sl_waitrequest

Hoʻopuka reconfig_sl_ Hōʻike i ka hoʻonohonoho hou ʻana o PCS

clk

ʻO Avalon hoʻomanaʻo-palapala palapala

hōʻailona kū i kahi ala i koho ʻia.

reconfig_sl_writedata

Hoʻokomo reconfig_sl_ Hōʻike i ka ʻikepili hoʻonohonoho hou PCS

clk

e kākau ʻia ma ka pōʻaiapili kākau ma a

alahele koho.

reconfig_sl_readdata_vali

Hoʻopuka

reconfig_sl_ Hōʻike i ka hoʻonohonoho hou ʻana o PCS

clk

kūpono ka ʻikepili i loaʻa ma kahi koho

alahele.

Papa 24.

Nā hōʻailona F-Tile Hard IP Reconfiguration
Ma kēia pākaukau, hōʻike ʻo N i ka helu o nā ala i hoʻonohonoho ʻia i ka hoʻoponopono hoʻoponopono IP.

inoa

Laulā

Kahua ʻĀkau Uaki

wehewehe

reconfig_read

Hoʻokomo reconfig_clk PMA reconfiguration heluhelu

nā hōʻailona kauoha.

reconfig_write

Hoʻokomo reconfig_clk PMA reconfiguration kākau

nā hōʻailona kauoha.

reconfig_address

18 bits + clog2bN

Hookomo

reconfig_clk

Hōʻike i ka helu wahi kikowaena hoʻomanaʻo PMA Avalon ma kahi ala i koho ʻia.
hoʻomau…

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 48

Hoʻouna Manaʻo

6. F-Tile Serial Lite IV Intel FPGA IP Nā hōʻailona 683074 | 2022.04.28

inoa
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Laulā
32 1 32 1

Kahua ʻĀkau Uaki

wehewehe

Ma nā ʻano PAM4 ad NRZ ʻelua, loaʻa i kēlā me kēia ala he 18 mau ʻāpana a ʻo ke koena o luna e pili ana i ka offset ala.
Example, no ka hoʻolālā 4-lane:
· reconfig_address[19:18] i 00 = helu wahi no ke ala 0.
· reconfig_address[19:18] i 01 = helu wahi no ke ala 1.
· reconfig_address[19:18] i 10 = helu wahi no ke ala 2.
· reconfig_address[19:18] i 11 = helu wahi no ke ala 3.

Hoʻopuka

reconfig_clk Hōʻike i ka ʻikepili PMA e heluhelu ʻia e kahi pōʻai mākaukau ma kahi ala i koho ʻia.

Hoʻopuka

reconfig_clk Hōʻike i ka PMA Avalon hoʻomanaʻo i hoʻopaʻa ʻia i ka hōʻailona hoʻopaʻa ʻana ma kahi ala i koho ʻia.

Hookomo

reconfig_clk Hōʻike i ka ʻikepili PMA e kākau ʻia ma kahi pōʻai kākau ma kahi ala i koho ʻia.

Hoʻopuka

reconfig_clk Hōʻike i ka PMA reconfiguration i loaʻa ka ʻikepili i kūpono ma kahi ala i koho ʻia.

6.5. Nā hōʻailona PMA

Papa 25.

Nā hōʻailona PMA
Ma kēia pākaukau, hōʻike ʻo N i ka helu o nā ala i hoʻonohonoho ʻia i ka hoʻoponopono hoʻoponopono IP.

inoa

Laulā

Kahua ʻĀkau Uaki

wehewehe

phy_tx_lanes_stable

N*2 (ʻano PAM4)
N (ʻano NRZ)

Hoʻopuka

Asynchronous Ke ʻōlelo ʻia, e hōʻike ana ua mākaukau ʻo TX datapath e hoʻouna i ka ʻikepili.

tx_pll_locked

N*2 (ʻano PAM4)
N (ʻano NRZ)

Hoʻopuka

Asynchronous Ke ʻōlelo ʻia, hōʻike i ka TX PLL i loaʻa i ke kūlana laka.

phy_ehip_ready

N*2 (ʻano PAM4)
N (ʻano NRZ)

Hoʻopuka

Asynchronous

Ke hōʻoia ʻia, e hōʻike ana ua hoʻopau ka PCS maʻamau i ka hoʻomaka ʻana i loko a mākaukau no ka hoʻouna ʻana.
Hōʻike kēia hōʻailona ma hope o ka hoʻopau ʻana o tx_pcs_fec_phy_reset_n a me tx_pcs_fec_phy_reset_nare.

tx_serial_data

Hoʻopuka i ka uaki serial TX nā pine serial.

rx_serial_data

Hoʻokomo i ka uaki serial RX i nā pine.

phy_rx_block_lock

N*2 (ʻano PAM4)
N (ʻano NRZ)

Hoʻopuka

Asynchronous Ke ʻōlelo ʻia, hōʻike ʻia ua pau ka hoʻonohonoho ʻana o ka poloka 66b no nā ala.

rx_cdr_lock

N*2 (ʻano PAM4)

Hoʻopuka

Asynchronous

Ke hōʻoia ʻia, hōʻike ʻia ua laka ʻia nā wati i hoʻihoʻi ʻia i ka ʻikepili.
hoʻomau…

Hoʻouna Manaʻo

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 49

6. F-Tile Serial Lite IV Intel FPGA IP Nā hōʻailona 683074 | 2022.04.28

Inoa phy_rx_pcs_ready phy_rx_hi_ber

Laulā

Kahua ʻĀkau Uaki

wehewehe

N (ʻano NRZ)

N*2 (ʻano PAM4)
N (ʻano NRZ)

Hoʻopuka

Asynchronous

Ke hōʻoiaʻiʻo ʻia, hōʻike ʻia nā ala RX o ke kahawai Ethernet e pili ana ua hoʻopili piha ʻia a mākaukau e loaʻa ka ʻikepili.

N*2 (ʻano PAM4)
N (ʻano NRZ)

Hoʻopuka

Asynchronous

Ke hōʻoia ʻia, hōʻike ʻia aia ka RX PCS o ke kahawai Ethernet pili i kahi mokuʻāina HI BER.

F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana 50

Hoʻouna Manaʻo

683074 | 2022.04.28 Hoʻouna Manaʻo

7. Hoʻolālā me F-Tile Serial Lite IV Intel FPGA IP

7.1. Hoʻoponopono hou i nā alakaʻi
E hahai i kēia mau kuhikuhi no ka hoʻokō ʻana i kāu hoʻonohonoho ʻana i ka pae ʻōnaehana.
· E hoʻopaʻa i nā hōʻailona tx_pcs_fec_phy_reset_n a me rx_pcs_fec_phy_reset_n ma ka pae ʻōnaehana i mea e hoʻoponopono hou ai i ka TX a me RX PCS i ka manawa like.
· E hōʻoia i ka tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n, a me reconfig_reset nā hōʻailona i ka manawa like. E nānā i ka Reset and Link Initialization no ka ʻike hou aku e pili ana i ka hoʻonohonoho hou ʻana o IP a me nā kaʻina hoʻomaka.
· Paʻa i ka tx_pcs_fec_phy_reset_n, a me rx_pcs_fec_phy_reset_n hōʻailona haʻahaʻa, a reconfig_reset hōʻailona kiʻekiʻe a kali no tx_reset_ack a me rx_reset_ack e hoʻoponopono pono i ka F-tile paʻakikī IP a me ka reconfiguration poloka.
· No ka hoʻokō ʻana i ka loulou wikiwiki ma waena o nā polokalamu FPGA, hoʻonohonoho hou i ka F-Tile Serial Lite IV Intel FPGA IPs i hoʻohui ʻia i ka manawa like. E nānā i ka F-Tile Serial Lite IV Intel FPGA IP Design Example alakaʻi mea hoʻohana no ka ʻike e pili ana i ka nānā ʻana i ka loulou IP TX a me RX me ka hoʻohana ʻana i ka mea hana.
ʻIke pili
· Hoʻoponopono hou a hoʻohui i ka hoʻomaka ʻana ma ka ʻaoʻao 37
· F-Tile Serial Lite IV Intel FPGA IP Design Example alakaʻi hoʻohana

7.2. Nā alakaʻi alakaʻi hewa

Hōʻike ka papa ma lalo nei i nā alakaʻi alakaʻi hewa no nā kūlana hewa e hiki mai ana me ka hoʻolālā F-Tile Serial Lite IV Intel FPGA IP.

Papa 26. Kūlana hewa a me nā alakaʻi alakaʻi

Kūlana hewa
ʻAʻole hiki i hoʻokahi ala a ʻoi aku ke kamaʻilio ma hope o ka manawa i hāʻawi ʻia.

Nā alakaʻi
E hoʻokō i kahi ʻōnaehana hoʻopau manawa e hoʻihoʻi hou i ka loulou ma ka pae noi.

Nalo ke alahele ma hope o ka hoʻokumu ʻia ʻana o ke kamaʻilio.
Nalo ke alahele i ka wā o ke kaʻina hana deskew.

Hiki paha kēia ma hope a i ka wā o ka hoʻoili ʻikepili. E hoʻokō i kahi ʻike nalowale loulou ma ka pae noi a hoʻonohonoho hou i ka loulou.
E hoʻokō i ke kaʻina hana hoʻomaka hou i ka loulou no ke ala hewa. Pono ʻoe e hōʻoia ʻaʻole i ʻoi aku ka 320 UI o ka papa kuhikuhi.

ʻO ka hoʻolike ʻana o ke ala nalo ma hope o ka hoʻolike ʻia ʻana o nā ala āpau.

Hiki paha kēia ma hope a i ka wā o ka hoʻoili ʻikepili. E hoʻokō i kahi ʻike nalo hoʻopololei ala ma ka pae noi e hoʻomaka hou i ke kaʻina hana hoʻopono ala.

ISO 9001:2015 Kakau

683074 | 2022.04.28 Hoʻouna Manaʻo

8. F-Tile Serial Lite IV Intel FPGA IP Mea Hoʻohana Alakaʻi Archives

Ua like nā mana IP me nā polokalamu polokalamu Intel Quartus Prime Design Suite a hiki i ka v19.1. Mai ka polokalamu polokalamu Intel Quartus Prime Design Suite 19.2 a i ʻole ma hope, loaʻa i nā cores IP kahi hoʻolālā hoʻololi IP hou.

Inā ʻaʻole i helu ʻia kahi mana IP core, pili ke alakaʻi mea hoʻohana no ka mana IP mua.

ʻO Intel Quartus Prime Version
21.3

Manaʻo IP Core 3.0.0

Alakaʻi mea hoʻohana F-Tile Serial Lite IV Intel® FPGA IP alakaʻi hoʻohana

ISO 9001:2015 Kakau

683074 | 2022.04.28 Hoʻouna Manaʻo

9. Moʻolelo Hoʻoponopono Hou no ka F-Tile Serial Lite IV Intel FPGA IP alakaʻi hoʻohana

Palapala Kahua 2022.04.28
2021.11.16 2021.10.22 2021.08.18

ʻO Intel Quartus Prime Version
22.1
21.3 21.3 21.2

IP mana 5.0.0
3.0.0 3.0.0 2.0.0

Nā hoʻololi
· Papa Hoʻohou: F-Tile Serial Lite IV Intel FPGA IP Features — Hōʻano hou i ka wehewehe ʻana i ka hoʻololi ʻana i ka ʻikepili me ke kākoʻo FHT transceiver rate hou aku: 58G NRZ, 58G PAM4, a me 116G PAM4
· Papa Hoʻohou: F-Tile Serial Lite IV Intel FPGA IP Parameter Description — Hoʻohui ʻia ka ʻāpana hou · Pūnaehana PLL reference clock frequency · E hoʻā i ka debug endpoint — Hoʻohou i nā waiwai no ka PMA data rate — Hōʻano hou ʻia ka inoa ʻana e like me GUI
· Hoʻohou i ka wehewehe no ka hoʻoili ʻikepili ma ka Papa: F-Tile Serial Lite IV Intel FPGA IP Features.
· Hoʻololi i ka inoa papa inoa IP i ka F-Tile Serial Lite IV Intel FPGA IP Parameter Description ma ka ʻāpana Parameters no ka akaka.
· Papa Hoʻohou: Nā ʻāpana IP: — Hoʻohui i kahi ʻāpana hou–RSFEC i hoʻohana ʻia ma ka Serial Lite IV Simplex IP i hoʻonoho ʻia ma ke kahawai FGT like. — Hoʻohou i nā koina paʻamau no ke alapine o ka uaki kuhikuhi Transceiver.
Hoʻokuʻu mua.

ISO 9001:2015 Kakau

Palapala / Punawai

	intel F Tile Serial Lite IV Intel FPGA IP [pdf] Ke alakaʻi hoʻohana F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdf] Ke alakaʻi hoʻohana F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP