Haʻahaʻa Latency E-Tile 40G Ethernet Intel FPGA IP Design Example
Alakaʻi hoʻomaka wikiwiki
Hāʻawi ka Low Latency E-Tile 40G Ethernet Intel® FPGA IP core i kahi hōʻike hōʻike simulation a me kahi hoʻolālā ʻenehana example e kākoʻo ana i ka hoʻopili ʻana a me ka hoʻāʻo ʻana i nā lako. Ke hana ʻoe i ka hoʻolālā exampʻO ka mea hoʻoponopono hoʻoponopono IP Intel Quartus® Prime e hana maʻalahi i ka files pono e simulate, hōʻuluʻulu, a ho'āʻo i ka hoʻolālā i ka lako. Eia hou, hiki iā ʻoe ke hoʻoiho i ka hoʻolālā ʻenehana i hōʻuluʻulu ʻia i ka pahu hana hoʻomohala kikoʻī Intel no ka hoʻāʻo interoperative. Aia pū ka Intel FPGA IP i kahi ex compilation-wale nōampka papahana hiki iā ʻoe ke hoʻohana no ka hoʻohālikelike wikiwiki ʻana i ka wahi IP a me ka manawa. Kākoʻo ka Low Latency E-Tile 40G Ethernet Intel FPGA IP i ka hoʻolālā example generation me ka laulā o nā palena. Eia naʻe, ʻo ka ex designampʻAʻole hiki i nā mea ke uhi i nā hoʻohālikelike āpau o ka Low Latency E-Tile 40G Ethernet Intel FPGA IP Core.
Nā Kaʻina Hana no ka Hoʻolālā Example
ʻIke pili
- Haʻahaʻa Latency E-Tile 40G Ethernet Intel FPGA IP alakaʻi hoʻohana
No ka ʻike kikoʻī e pili ana i ka Low Latency E-Tile 40G Ethernet IP. - Haʻahaʻa Latency E-Tile 40G Ethernet Intel FPGA IP Release Notes
Hoʻololi ka IP Release Notes IP i kahi hoʻokuʻu kūikawā.
Hana ʻana i ka Design Example
Kaʻina hana
Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna mau huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā aia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku Intel e loaʻa i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā lawelawe. Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.
Exampka Papa Hoʻolālā ma ka E-Tile 40G Ethernet Parameter Lunahooponopono
E koho iā Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit e hana i ka hoʻolālā example no nā polokalamu Intel Stratix® 10. E koho iā Agilex F-series Transceiver-SoC Development Kit e hana i ka hoʻolālā example no nā polokalamu Intel Agilex™.
E hahai i kēia mau ʻanuʻu e hoʻohua i ka hoʻolālā ʻenehana example and testbench:
- Ma ka polokalamu Intel Quartus Prime Pro Edition, kaomi File ➤ Wizard Papahana Hou
e hana i kahi papahana Intel Quartus Prime hou, a i ʻole File ➤ Open Project e wehe i kahi papahana polokalamu Intel Quartus Prime. Koi ka wizard iā ʻoe e kuhikuhi i ka ʻohana a me ka mea hana.
Nānā: ʻO ka hoʻolālā example overwrites ke koho me ka mea ma ka pahu hopu. Hoʻonohonoho ʻoe i ka papa kuhikuhi mai ka papa kuhikuhi o ka hoʻolālā example koho ma ka Example Design tab (Step 8). - Ma ka IP Catalog, e huli a koho i ka Low Latency E-Tile 40G Ethernet Intel FPGA IP. Hōʻike ʻia ka puka aniani IP Variation hou.
- E wehewehe i kahi inoa kiʻekiʻe no kāu hoʻololi IP maʻamau. Mālama ka Intel Quartus Prime IP parameter hoʻoponopono i nā hoʻonohonoho hoʻololi IP ma kahi file inoa ʻia .ip.
- Kaomi OK. Hōʻike ʻia ka mea hoʻoponopono hoʻoponopono IP.
- Ma ka ʻaoʻao IP, e kuhikuhi i nā ʻāpana no kāu hoʻololi kumu IP.
Nānā: Ka Low Latency E-Tile 40G Ethernet Intel FPGA IP hoʻolālā exampʻAʻole hoʻohālikelike pololei ʻo le a ʻaʻole hana pololei inā ʻoe e kuhikuhi i kekahi o kēia mau ʻāpana:- E ho'ā i ka preamble pass-through
- Hoʻonohonoho ʻia ka latency mākaukau i ka waiwai o 3
- Ua pio ka hoʻokomo ʻana iā TX CRC
- Ma ka Example Design tab, ma lalo o Example Hoʻolālā Files, hiki i ke koho Simulation ke hoʻohua i ka papa hoʻāʻo, a koho i ke koho Synthesis e hoʻohua i ka compilation-wale a me ka hoʻolālā ʻenehana examples.
Nānā: Ma ka Example Design tab, ma lalo o Generated HDL Format, ʻo Verilog HDL wale nō ka loaʻa. ʻAʻole kākoʻo kēia kumu IP i ka VHDL. - Ma lalo o Target Development Kit e koho i ka Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit a i ʻole ka Agilex F-series Transceiver-SoC Development Kit.
Nānā: ʻO ka pahu hoʻomohala āu e koho ai e hoʻopau i ke koho ʻana i ka hāmeʻa ma Step- ʻO Intel Stratix 10 E-tile target device ʻo 1SG280LU3F50E3VGS1.
- ʻO Intel Agilex E-tile paʻa ʻia ʻo AGFB014R24A2E2VR0.
- Kaomi i ka Generate Example pihi Hoʻolālā. ʻO ke koho Example Design Directory puka makani.
- Inā makemake ʻoe e hoʻololi i ka hoʻolālā exampke ala papa kuhikuhi a i ʻole ka inoa mai nā kuhi hewa i hōʻike ʻia (alt_e40c3_0_example_design), e nānā i ke ala hou a paʻi i ka ex design houampka inoa papa kuhikuhi (ample_dir>).
- Kaomi OK.
ʻIke pili
- Nā ʻāpana kumu IP
Hāʻawi i ka ʻike hou aku e pili ana i ka hoʻopilikino ʻana i kāu kumu IP. - ʻO Intel Stratix 10 E-Tile TX hōʻailona hoʻomohala hoʻokō
- ʻO Intel Agilex F-Series FPGA Development Kit
Hoʻolālā Example Nā ʻāpana
Nā ʻāpana i ka Example Hoʻolālā Tab
| ʻĀpana | wehewehe |
| E koho i ka Hoʻolālā | Loaʻa exampnā hoʻolālā no nā hoʻonohonoho hoʻonohonoho IP. Ke koho ʻoe i kahi hoʻolālā mai ka waihona Preset, hōʻike kēia kahua i ka hoʻolālā i koho ʻia. |
| Example Hoʻolālā Files | ʻO ka files e hana no ka pae hoʻomohala ʻokoʻa.
• Hoʻohālikelike- hana i ka mea e pono ai files no ka hoohalike ana i ka examphoʻolālā. • Hoʻohuihui- hoʻokumu i ka synthesis files. E hoʻohana i kēia mau mea files e hōʻuluʻulu i ka hoʻolālā i loko o ka polokalamu Intel Quartus Prime Pro Edition no ka hoʻāʻo ʻana i ka lako a hana i ka nānā ʻana i ka manawa static. |
| Hanau File Hōʻano | ʻO ke ʻano o ka RTL files no ka hoʻohālikelike—Verilog a i ʻole VHDL. |
| E koho i ka Papa | Kākoʻo lako lako no ka hoʻokō hoʻolālā. Ke koho ʻoe i kahi papa hoʻomohala Intel, ʻo ka Mea paahana ʻo ia ka mea pili i ka mea hana ma ka Development Kit.
Inā ʻaʻole i loaʻa kēia papa kuhikuhi, ʻaʻohe papa kākoʻo no nā koho āu e koho ai. ʻO Agilex F-series Transceiver-SoC Development Kit: Hāʻawi kēia koho iā ʻoe e hoʻāʻo i ka hoʻolālā example ma ka Intel FPGA IP development kit. Ke koho 'akomi nei keia koho i ka Mea paahana o AGFB014R24A2E2VR0. Inā ʻokoʻa ka papa hana o kāu hoʻoponopono papa, hiki iā ʻoe ke hoʻololi i ka hāmeʻa i ʻimi ʻia. |
| hoʻomau… | |
| ʻĀpana | wehewehe |
| ʻO Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit: Hāʻawi kēia koho iā ʻoe e hoʻāʻo i ka hoʻolālā example ma ka Intel FPGA IP development kit. Ke koho 'akomi nei keia koho i ka Mea paahana o 1ST280EY2F55E2VG. Inā ʻokoʻa ka papa hana o kāu hoʻoponopono papa, hiki iā ʻoe ke hoʻololi i ka hāmeʻa i ʻimi ʻia.
ʻAʻohe: ʻAʻole kēia koho i nā ʻaoʻao hāmeʻa no ka hoʻolālā example. |
Papa kuhikuhi
Ka Low Latency E-Tile 40G Ethernet IP kumu hoʻolālā example file Aia nā papa kuhikuhi i nā mea i hana ʻia files no ka hoʻolālā example.
Hoʻonohonoho Papa kuhikuhi no ka Hoʻolālā Hana ʻia Example
- ʻO ka hoʻohālike files (testbench no ka simulation wale nō) aia i lokoample_dir>/example_testbench.
- ʻO ka example design aia maample_dir>/ compilation_test_design.
- ʻO ka hoʻonohonoho lako a me ka hoʻāʻo files (ka hoʻolālā ʻenehana example) aia maample_dir>/hardware_test_design
Papa kuhikuhi a File Nā wehewehe
| File Na inoa | wehewehe |
| eth_ex_40g.qpf | Papahana Intel Quartus Prime file. |
| eth_ex_40g.qsf | Nā hoʻonohonoho papahana Intel Quartus Prime file. |
| hoʻomau… | |
| File Na inoa | wehewehe |
| eth_ex_40g.sdc | Synopsys* Kaohi Hoohina file. Hiki iā ʻoe ke kope a hoʻololi i kēia file no kou iho Haʻahaʻa Latency E-Tile 40G Ethernet Intel FPGA IP hoʻolālā. |
| eth_ex_40g.srf | ʻO ke kānāwai hoʻopau memo o ka papahana Intel Quartus Prime file. |
| eth_ex_40g.v | Hoʻolālā kiʻekiʻe ʻo Verilog HDL example file. |
| eth_ex_40g_clock.sdc | Nā Palena Hoʻolālā Synopsys file no na uaki. |
| maʻamau/ | Hoʻolālā paʻahana example kākoʻo files. |
| hwtest/main.tcl | Nui file no ke komo ʻana i ka System Console. |
Hoʻohālike i ka Hoʻolālā Example Hōʻikeʻike
Hiki iā ʻoe ke hōʻuluʻulu a hoʻohālikelike i ka hoʻolālā ʻana ma o ka holo ʻana i kahi palapala simulation mai ke kauoha kauoha.
- Ma ke kauoha kauoha, hoʻololi i ka papa kuhikuhi hana iample_dir>/example_testbench.
- E holo i ka palapala simulation no ka simulator kākoʻo o kāu koho. Hoʻopili ka ʻatikala a holo i ka papa hōʻike ma ka simulator
Nā ʻōlelo aʻoaʻo e hoʻohālikelike i ka Testbench
| Mea hoʻomeamea | Nā kuhikuhi |
| ModelSim* | Ma ka laina kauoha, e kikokiko vsim -do run_vsim.do.
Inā makemake ʻoe e hoʻohālikelike me ka lawe ʻole ʻana i ka ModelSim GUI, e ʻano vsim -c -do run_vsim.do. Nānā: ʻAʻole hiki i nā ModelSim-AE a me ModelSim-ASE simulators ke hoʻohālikelike i kēia kumu IP. Pono ʻoe e hoʻohana i kekahi simulator ModelSim i kākoʻo ʻia e like me ModelSim SE. |
| VCS* | Ma ka laina kauoha, e kikokiko sh run_vcs.sh |
| VCS MX | Ma ka laina kauoha, e kikokiko sh run_vcsmx.sh.
E hoʻohana i kēia palapala inā loaʻa i ka hoʻolālā ʻo Verilog HDL a me System Verilog me VHDL. |
| NCSim | Ma ka laina kauoha, e kikokiko sh run_ncsim.sh |
| Xcelium* | Ma ka laina kauoha, e kikokiko sh run_xcelium.sh |
Hoʻopau ka hoʻohālikelike kūleʻa me kēia memo: Ua hala ka Simulation. a i ʻole Testbench piha. Ma hope o ka hoʻokō pono ʻana, hiki iā ʻoe ke nānā i nā hopena.
Hoʻopili a hoʻonohonoho i ka Design Example ma Lako
ʻO ka Intel FPGA IP core parameter hoʻoponopono hiki iā ʻoe ke hōʻuluʻulu a hoʻonohonoho i ka hoʻolālā example ma kahi pahu hoʻomohala pahuhopu
No ka hōʻuluʻulu a hoʻonohonoho ʻana i kahi hoʻolālā exampe pili ana i ka hardware, e hahai i kēia mau ʻanuʻu:
- E hoʻokuʻu i ka polokalamu Intel Quartus Prime Pro Edition a koho i ka Processing ➤ Start Compilation e hōʻuluʻulu i ka hoʻolālā.
- Ma hope o kāu hana ʻana i kahi mea SRAM file .sof, e hahai i kēia mau ʻanuʻu e hoʻolālā i ka hoʻolālā ʻenehana example ma ka polokalamu Intel:
- E koho i nā mea hana ➤ Programmer.
- I ka Programmer, kaomi Hardware Setup.
- E koho i kahi lako polokalamu.
- E koho a hoʻohui i ka papa Intel TX i kāu hui Intel Quartus Prime Pro Edition.
- E hōʻoia ua hoʻonohonoho ʻia ke ʻano iā JTAG.
- E koho i ka mea Intel a kaomi Add Device. Hōʻike ka Programmer i kahi kiʻi poloka o nā pilina ma waena o nā mea hana ma kāu papa.
- Ma ka lālani me kāu .sof, e nānā i ka pahu no ka .sof.
- E ho'ā i ke koho Program/Configure no ka .sof.
- Kaomi hoʻomaka.
ʻIke pili
- Hoʻohui Hoʻohui no ka Hoʻolālā Hierarchical a me ka Pūʻulu
- Hoʻopololei i nā mea hana Intel FPGA
Ka hoʻololi ʻana i ka hāmeʻa pahuhopu ma ka hoʻolālā Lako Paʻa Example
Inā ua koho ʻoe iā Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit ma ke ʻano he mea i hoʻopaʻa ʻia, ʻo ka Low Latency E-Tile 40G Ethernet Intel FPGA IP core e hoʻohua i kahi lako lako.ampʻO ka hoʻolālā no ka mea paʻa 1ST280EY2F55E2VG. Inā ua koho ʻoe iā Agilex F-series Transceiver-SoC Development Kit e like me kāu hāmeʻa i hoʻopaʻa ʻia, ʻo ka Low Latency E-Tile 40G Ethernet Intel FPGA IP core e hoʻohua i kahi ʻenehana exampʻO ka hoʻolālā ʻana no ka hāmeʻa pahuhopu AGFB014R24A2E2VR0. He ʻokoʻa paha ka mea i hoʻopaʻa ʻia mai ka hāmeʻa ma kāu pahu hoʻomohala. No ka hoʻololi ʻana i ka hāmeʻa paʻa i kāu hoʻolālā ʻenehana example, e hahai i kēia mau ʻanuʻu:
- E hoʻolele i ka polokalamu Intel Quartus Prime Pro Edition a wehe i ka papahana hoʻāʻo hardware file /hardware_test_design/eth_ex_40g.qpf.
- Ma ka papa kuhikuhi Assignments, kaomi Device. Hōʻike ʻia ka pahu kamaʻilio Device.
- Ma ka pahu kamaʻilio Device, e koho i kahi papa kuhikuhi E-tile e pili ana i ka helu ʻāpana mea ma kāu pahu hoʻomohala. E nānā i ka loulou kit hoʻomohala ma ka Intel webkahua no ka ʻike hou aku.
- Hōʻike ʻia kahi ʻōkuhi ke koho ʻoe i kahi hāmeʻa, e like me ka hōʻike ʻana ma ke kiʻi ma lalo nei. E koho i ʻAʻole no ka mālama ʻana i nā hana pine i hana ʻia a me nā hana I/O.
ʻO Intel Quartus Prime Prompt no ke koho ʻana i nā hāmeʻa
- Hana i ka hui piha o kāu hoʻolālā.
Hiki iā ʻoe ke hoʻāʻo i ka hoʻolālā ʻana ma kāu hāmeʻa.
ʻIke pili
- ʻO Intel Stratix 10 E-Tile TX hōʻailona hoʻomohala hoʻokō
- ʻO Intel Agilex F-Series FPGA Development Kit
Ke ho'āʻo nei i ka Haʻahaʻa Latency E-Tile 40G Ethernet Intel FPGA IP Design ma nā lako lako
Ma hope o kou hōʻuluʻulu ʻana i ka Low Latency E-Tile 40G Ethernet Intel FPGA IP core design exampa hoʻonohonoho iā ia ma kāu polokalamu Intel, hiki iā ʻoe ke hoʻohana i ka System Console e hoʻolālā i ka IP core a me kāna mau papa inoa koʻikoʻi PHY IP i hoʻokomo ʻia. E hoʻā i ka System Console a hoʻāʻo i ka hoʻolālā ʻenehana example, e hahai i kēia mau ʻanuʻu:
- Ma ka polokalamu Intel Quartus Prime Pro Edition, koho i nā mea hana ➤ System Debugging Tools ➤ System Console e hoʻomaka i ka ʻōnaehana ʻōnaehana.
- Ma ka ʻaoʻao o ka Tcl Console, ʻano cd hwtest e hoʻololi i ka papa kuhikuhi i /hardware_test_design/hwtest.
- E kikokiko i ke kumu main.tcl e wehe i kahi pilina i ka JTAG haku.
Hoʻolālā hou exampLoaʻa nā kauoha e hoʻolālā i ka IP core:
- chkphy_status: Hōʻike i nā alapine uaki a me ke kūlana laka PHY.
- chkmac_stats: Hōʻike i nā waiwai ma nā helu helu MAC.
- clear_all_stats: Holoi i nā helu helu helu IP.
- start_pkt_gen: E hoʻomaka i ka mīkini hana packet.
- stop_pkt_gen: Hoʻopaʻa i ka mīkini hana packet.
- sys_reset_digital_analog: Kau hoʻonohonoho ʻikepili.
- loop_on: Hoʻā i ka loopback serial kūloko
- loop_off: Hoʻopio i ka loopback serial kūloko.
- reg_heluhelu : Hoʻihoʻi i ka waiwai hoʻopaʻa inoa kumu IP ma .
- reg_kākau : Kakau i ka papa inoa kumu IP ma ka helu wahi .
E hahai i ke kaʻina hana hoʻāʻo ma ka ʻaoʻao ʻo Hardware Testing o ka hoʻolālā example a nānā i nā hopena ho'āʻo ma ka System Console.
ʻIke pili
Ka nānā 'ana a me ka Debugging Design me ka System Console
Hoʻolālā Example Wehewehe
ʻO ka hoʻolālā E-tile ma muli o 40G Ethernet example hōʻike i nā hana o ka Low Latency E-Tile 40G Ethernet Intel FPGA IP core, me ka E-tile based transceiver interface e like me ka IEEE 802.3ba maʻamau CAUI-4 kikoʻī. Hiki iā ʻoe ke hana i ka hoʻolālā mai ka Example Design tab i ka Low Latency E-Tile 40G Ethernet Intel FPGA IP hoʻoponopono hoʻoponopono.
No ka hana ʻana i ka hoʻolālā exampʻAe, pono ʻoe e hoʻonohonoho mua i nā waiwai hoʻohālikelike no ka hoʻololi kumu IP āu i manaʻo ai e hana i kāu huahana hope. Ka hana ʻana i ka hoʻolālā example hana i kope o ka IP core; ka papa ho'āʻo a me ka hoʻolālā ʻenehana exampE hoʻohana i kēia ʻano like me ka DUT. Inā ʻaʻole ʻoe e hoʻonohonoho i nā koina ʻāpana no ka DUT e hoʻohālikelike i nā koina koho i kāu huahana hope, ʻo ka hoʻolālā exampʻAʻole hoʻohana ʻoe i ka hoʻololi IP core āu i manaʻo ai.
Nānā:
Hōʻike ka testbench i kahi ho'āʻo kumu o ka IP core. ʻAʻole i manaʻo ʻia e lilo i mea pani no kahi kaiapuni hōʻoia piha. Pono ʻoe e hana i ka hōʻoia ʻoi aku ka nui o kāu hoʻolālā Low Latency E-Tile 40G Ethernet Intel FPGA IP ma ka simulation a me ka lako.
Nā hiʻohiʻona
- Kākoʻo ʻo 40G Ethernet MAC/PCS IP core no ka transceiver E-tile me ka hoʻohana ʻana i ka polokalamu Intel Stratix 10 a i ʻole Intel Agilex.
- Kākoʻo i ka preamble pass-through a me ka aʻo loulou.
- Hoʻopuka i ka hoʻolālā example me ka hiʻona helu helu helu MAC.
- Hāʻawi i ka testbench a me ka palapala simulation.
Pono nā lako lako a me nā lako polokalamu
E ho'āʻo i ka exampe hoʻolālā, e hoʻohana i ka lako a me ka lako polokalamu:
- polokalamu Intel Quartus Prime Pro Edition
- Pūnaehana Console
- ModelSim, VCS, VCS MX, NCSim, a i ʻole Xcelium Simulator
- Intel Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit a i ʻole Intel Agilex F-series Transceiver-SoC Development Kit
Ka wehewehe hana
Hōʻike kēia ʻāpana i ka 40G Ethernet MAC/PCS IP core me ka hoʻohana ʻana i ka polokalamu Intel ma ka transceiver e pili ana i ka E-tile. Ma ke kuhikuhi hoʻouna, ʻae ka MAC i nā kiʻi o ka mea kūʻai aku a hoʻokomo i ka inter-packet gap (IPG), preamble, ka hoʻomaka o ka frame delimiter (SFD), padding, a me nā ʻāpana CRC ma mua o ka hāʻawi ʻana iā lākou i ka PHY. Hoʻopili ka PHY i ke kiʻi MAC e like me ka mea e pono ai no ka hoʻouna pono ʻana ma luna o ka media a i ka hopena mamao. Ma ka ʻaoʻao loaʻa, hāʻawi ka PHY i nā kiʻi i ka MAC. ʻAe ka MAC i nā kiʻi mai ka PHY, hana i nā loiloi, wehe i ka CRC, preamble, a me SFD, a hāʻawi i ke koena o ke kiʻi i ka mea kūʻai aku.
Hoʻohālikelike
Hoʻouna ka testbench i nā kaʻa ma o ka IP core, e hoʻohana ana i ka ʻaoʻao transmit a loaʻa i ka ʻaoʻao o ka IP core.
Haʻahaʻa Latency E-Tile 40G Ethernet Design Example Palapala Kii
ʻO ka hoʻolālā simulation example ho'āʻo kiʻekiʻe file he basic_avl_tb_top.sv. ʻO kēia file hāʻawi i kahi kuhikuhi clk_ref o 156.25 Mhz i ka PHY. Loaʻa iā ia kahi hana e hoʻouna a loaʻa i nā ʻeke 10.
Haʻahaʻa Latency E-Tile 40G Ethernet Core Testbench File Nā wehewehe
| File Na inoa | wehewehe |
| Hoʻokolo a me ka Simulation Files | |
| basic_avl_tb_top.sv | pae hoʻāʻo pae kiʻekiʻe file. Hoʻomaka ka testbench i ka DUT a holo i nā hana Verilog HDL e hana a ʻae i nā ʻeke. |
| basic_avl_tb_top_nc.sv | pae hoʻāʻo pae kiʻekiʻe file kūpono me ka simulator NCSim. |
| basic_avl_tb_top_msim.sv | pae hoʻāʻo pae kiʻekiʻe file kūpono me ka ModelSim simulator. |
| Nā Palapala Hōʻikeʻike | |
| run_vsim.do | ʻO ka Mentor Graphics* ModelSim script e holo i ka papa hōʻike. |
| run_vcs.sh | ʻO ka palapala Synopsys VCS e holo i ka papa hōʻike. |
| hoʻomau… | |
| File Na inoa | wehewehe |
| run_vcsmx.sh | ʻO ka palapala Synopsys VCS MX (i hui pū ʻia ʻo Verilog HDL a me System Verilog me VHDL) e holo i ka papa hōʻike. |
| run_ncsim.sh | ʻO ka palapala Cadence NCSim e holo i ka papa hōʻike. |
| run_xcelium.sh | ʻO ka palapala Cadence Xcelium e holo i ka papa hoʻāʻo. |
Hōʻike ka holo hoʻāʻo kūleʻa i ka hopena e hōʻoia ana i kēia ʻano hana:
- Ke kali nei no ka pau ʻana o ka uaki RX
- Paʻi ʻana i ke kūlana PHY
- E hoʻouna ana i 10 mau ʻeke
- Loaʻa iā 10 mau ʻeke
- E hōʻike ana i ka "Testbench complete."
sample output hōʻike i ka holomua hoʻāʻo simulation holo:
- #Ke kali nei no ka alignment RX
- Ua laka ʻia ka pākaukau #RX
- Ua laka ʻia ka hoʻolike ʻana o ke ala #RX
- Ua hoʻohana ʻia ʻo #TX
- #**Ke hoʻouna ʻana i ka Pāke 1…
- #**Ke hoʻouna ʻana i ka Pāke 2…
- #**Ke hoʻouna ʻana i ka Pāke 3…
- #**Ke hoʻouna ʻana i ka Pāke 4…
- #**Ke hoʻouna ʻana i ka Pāke 5…
- #**Ke hoʻouna ʻana i ka Pāke 6…
- #**Ke hoʻouna ʻana i ka Pāke 7…
- #**Loaʻa ka Pāke 1…
- #**Ke hoʻouna ʻana i ka Pāke 8…
- #**Loaʻa ka Pāke 2…
- #**Ke hoʻouna ʻana i ka Pāke 9…
- #**Loaʻa ka Pāke 3…
- #**Ke hoʻouna ʻana i ka Pāke 10…
- #**Loaʻa ka Pāke 4…
- #**Loaʻa ka Pāke 5…
- #**Loaʻa ka Pāke 6…
- #**Loaʻa ka Pāke 7…
- #**Loaʻa ka Pāke 8…
- #**Loaʻa ka Pāke 9…
- #**Loaʻa ka Pāke 10…
ʻIke pili
Hoʻohālike i ka Hoʻolālā Example Testbench ma ka ʻaoʻao 7
Hoao Lako
Ma ka hoʻolālā lako exampʻAe, hiki iā ʻoe ke hoʻolālā i ka IP core i loko o ka mode loopback serial a hoʻopuka i nā kaʻa ma ka ʻaoʻao transmit e hoʻi i hope ma ka ʻaoʻao loaʻa.
Haʻahaʻa Latency E-Tile 40G Ethernet IP Lako Hoʻolālā Example Kiekie Kiekie Block Diagram
ʻO ka haʻahaʻa Latency E-Tile 40G Ethernet hoʻolālā ʻenehana example e komo i keia mau mea.
- Haʻahaʻa Latency E-Tile 40G Ethernet Intel FPGA IP kumu.
- ʻO ka loiloi Client e hoʻonohonoho i ka papahana o ka IP core, a me ka hana packet a me ka nānā ʻana.
- IOPLL e hoʻopuka i kahi uaki 100 MHz mai kahi uaki hoʻokomo 50 MHz i ka hoʻolālā ʻenehana example.
- JTAG mea hoʻoponopono e kamaʻilio me ka Intel System Console. Ke kamaʻilio nei ʻoe me ka loiloi mea kūʻai aku ma o ka System Console.
E hahai i ke kaʻina hana ma ka loulou ʻike pili i hāʻawi ʻia e hoʻāʻo i ka hoʻolālā example i ka lako lako i kohoia.
ʻIke pili
- Ke ho'āʻo nei i ka Haʻahaʻa Latency E-Tile 40G Ethernet Intel FPGA IP Design ma nā lako lako ma ka ʻaoʻao 9
- Ka nānā 'ana a me ka Debugging Design me ka System Console
Hoao Loopback Kuloko
E holo i kēia mau ʻanuʻu e hana i ka hoʻāʻo loopback kūloko:
- Hoʻonohonoho hou i ka ʻōnaehana.
sys_reset_digital_analog - Hōʻike i ke alapine o ka uaki a me ke kūlana PHY.
chkphy_status - E ho'ā i ka ho'āʻo loopback kūloko.
loop_on - Hōʻike i ke alapine o ka uaki a me ke kūlana PHY. Hoʻonohonoho ʻia ka rx_clk i 312.5 MHz a
rx_pcs_ready ua hoʻonohonoho ʻia i 1.
chkphy_status - E hoʻomaka i ka mīkini hana packet.
hoʻomaka_pkt_gen - Hoʻopau i ka mīkini hana packet.
stop_pkt_gen - Review ka helu o nā ʻeke i hoʻouna ʻia a loaʻa.
chkmac_stats - Hoʻopau i ka hoʻāʻo loopback kūloko.
loop_off
Hoao Loopback waho
E holo i kēia mau ʻanuʻu e hana i ka hoʻāʻo loopback waho:
- Hoʻonohonoho hou i ka ʻōnaehana.
sys_reset_digital_analog - Hōʻike i ke alapine o ka uaki a me ke kūlana PHY. Hoʻonohonoho ʻia ka rx_clk i 312.5 MHz a
rx_pcs_ready ua hoonoho ia i 1. chkphy_status - E hoʻomaka i ka mīkini hana packet.
hoʻomaka_pkt_gen - Hoʻopau i ka mīkini hana packet.
stop_pkt_gen - Review ka helu o nā ʻeke i hoʻouna ʻia a loaʻa.
chkmac_stats
Haʻahaʻa Latency E-Tile 40G Ethernet Design Example Kakau inoa
Haʻahaʻa Latency E-Tile 40G Ethernet Lako Hoʻolālā Example Palapala Palapala
Papa inoa i nā papa inoa palapala hoʻomanaʻo no ka hoʻolālā ʻenehana example. Loaʻa iā ʻoe kēia mau papa inoa me nā hana reg_read a reg_write ma ka System Console.
| Hua'ōlelo Offset | ʻAno Kakau |
| 0x300-0x3FF | PHY kakau inoa |
| 0x400-0x4FF | Hoʻopaʻa inoa TX MAC |
| 0x500-0x5FF | Hoʻopaʻa inoa RX MAC |
| 0x800-0x8FF | Nā helu helu helu helu - kuhikuhi TX |
| 0x900-0x9FF | Nā helu helu helu helu - kuhikuhi RX |
| 0x1000-1016 | Hoʻopaʻa inoa ʻo Packet Client |
Hoʻopaʻa inoa o nā mea kūʻai aku
Hiki iā ʻoe ke hoʻopilikino i ka hoʻolālā hāmeʻa Low Latency E-Tile 40G Ethernet example ma ka hoʻolālā ʻana i nā kākau inoa o ka mea kūʻai aku.
| Addr | inoa | Bit | wehewehe | HW Reset Value | Komo |
| 0x1008 | Hoʻonohonoho i ka nui o ka ʻeke | [29:0] | E wehewehe i ka nui o ka ʻeke hoʻouna ma nā bytes. Loaʻa i kēia mau bits nā mea hilinaʻi i ka papa inoa PKT_GEN_TX_CTRL.
• Bit [29:16]: E wehewehe i ka palena luna o ka nui o ka ʻeke ma nā paita. Pili wale kēia i ke ʻano hoʻonui. • Bit [13:0]: - No ke ʻano paʻa, ʻo kēia mau bits e kuhikuhi i ka nui o ka paʻi hoʻouna i nā bytes. - No ke ʻano hoʻonui, ʻike kēia mau bits i nā bytes hoʻonui no kahi ʻeke. |
0x25800040 | RW |
| 0x1009 | Ka Hoomalu Helu Puke | [31:0] | E wehewehe i ka helu o nā ʻeke e hoʻouna ʻia mai ka mīkini hana packet. | 0xA | RW |
| 0x1010 | PKT_GEN_TX_C TRL | [7:0] | • Bit [0]: Mālama ʻia.
• Bit [1]: Packet generator disable bit. E hoʻonoho i kēia ʻāpana i ka waiwai o 1 e hoʻopau i ka mīkini packet, a e hoʻihoʻi iā ia i ka waiwai o 0 e hoʻāla ai i ka mīkini packet. • Bit [2]: Mālama ʻia. • Bit [3]: Loaʻa ka waiwai o 1 inā aia ka IP core ma ke ʻano loopback MAC; he 0 ka waiwai inā hoʻohana ka mea kūʻai packet i ka packet generator. |
0x6 | RW |
| hoʻomau… | |||||
| Addr | inoa | Bit | wehewehe | HW Reset Value | Komo |
| • Bit [5:4]:
— 00: Ke ano kaawale — 01: Ke ano paa — 10: Ke ano hoonui • Bit [6]: E hoʻonoho i kēia bit i ka 1 no ka hoʻohana ʻana i ka palapala 0x1009 no ka hoʻopau ʻana i ka mīkini hana packet ma muli o ka helu paʻa o nā ʻeke e hoʻouna. A i ʻole, hoʻohana ʻia ka bit [1] o ka papa inoa PKT_GEN_TX_CTRL no ka hoʻopau ʻana i ka mīkini hana packet. • Bit [7]: — 1: No ka hoʻouna ʻana me ka ʻole o ka hakahaka ma waena o nā ʻeke. — 0: No ka hoʻouna ʻana me ke kaʻawale ma waena o nā ʻeke. |
|||||
| 0x1011 | He 32 bits haʻahaʻa ka helu wahi e hele ai | [31:0] | Helu helu wahi (ma lalo o 32 bits) | 0x56780ADD | RW |
| 0x1012 | ʻO ka helu kuhi he 16 mau bits | [15:0] | Helu helu wahi (mau 16 bits kiʻekiʻe) | 0x1234 | RW |
| 0x1013 | He 32 bits ka helu kumu | [31:0] | Heluhelu kumu (lalo 32 bits) | 0x43210ADD | RW |
| 0x1014 | ʻO ka helu kumu he 16 mau bits | [15:0] | Helu kumu (nā 16 bits kiʻekiʻe) | 0x8765 | RW |
| 0x1016 | PKT_CL_LOOPB ACK_RESET | [0] | Hoʻihoʻi hou ka loopback MAC. E hoʻonoho i ka waiwai o 1 e hoʻihoʻi i ka hoʻolālā example MAC loopback. | 1'b0 | RW |
ʻIke pili
Haʻahaʻa Latency E-Tile 40G Ethernet Mana a me ke kūlana Kakau wehewehe wehewehe wehewehe i ka Low Latency E-Tile 40G Ethernet IP core registers.
Hoʻolālā Example Nā hōʻailona Interface
ʻO ka Low Latency E-Tile 40G Ethernet testbench he paʻa ponoʻī a ʻaʻole koi iā ʻoe e hoʻokele i nā hōʻailona hoʻokomo.
Haʻahaʻa Latency E-Tile 40G Ethernet Lako Hoʻolālā Example Nā hōʻailona Interface
| hōʻailona | Kuhikuhi | Manaʻo manaʻo |
|
clk50 |
Hookomo |
Hoʻokele ʻia kēia uaki e ka oscillator papa.
• E holo ma 50 MHz ma ka papa Intel Stratix 10. • E holo ma 100 MHz ma ka papa Intel Agilex. ʻO ka hoʻolālā ʻenehana exampE alakaʻi i kēia uaki i ka hoʻokomo ʻana o kahi IOPLL ma ka hāmeʻa a hoʻonohonoho i ka IOPLL e hoʻokele i ka uaki 100 MHz i loko. |
| clk_ref | Hookomo | Holoi ma 156.25 MHz. |
| hoʻomau… | ||
| hōʻailona | Kuhikuhi | Manaʻo manaʻo |
|
cpu_resetn |
Hookomo |
Hoʻoponopono hou i ka IP core. Haʻahaʻa haʻahaʻa. Hoʻokuʻu i ka csr_reset_n hoʻonohonoho paʻakikī honua i ke kumu IP. |
| tx_serial[3:0] | Hoʻopuka | ʻO ka transceiver PHY hoʻopuka i ka ʻikepili serial. |
| rx_serial[3:0] | Hookomo | Hoʻokomo ʻo Transceiver PHY i ka ʻikepili serial. |
|
alakaʻi_mea hoʻohana[7:0] |
Hoʻopuka |
Nā hōʻailona kūlana. ʻO ka hoʻolālā ʻenehana exampHoʻopili ʻo ia i kēia mau bits e hoʻokele i nā LED ma ka papa kuhikuhi. Hōʻike nā ʻāpana pākahi i nā waiwai hōʻailona a me ka hana uaki:
• [0]: Hōʻailona hoʻihoʻi nui i IP core • [1]: Manawa mahele o clk_ref • [2]: Manawa mahele o clk50 • [3]: Ua mahele ʻia o ka uaki kūlana 100 MHz • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready |
ʻIke pili
Nā Interfaces a me nā Hōʻike Hōʻailona Hāʻawi i nā wehewehe kikoʻī o ka Low Latency E-Tile 40G Ethernet IP mau hōʻailona kumu a me nā mea pili i kahi o lākou.
Haʻahaʻa Latency E-Tile 40G Ethernet Intel FPGA IP Archives
Inā ʻaʻole i helu ʻia kahi mana IP core, pili ke alakaʻi mea hoʻohana no ka mana IP mua.
| ʻO Intel Quartus Prime Version | Manaʻo IP Core | Ke alakaʻi hoʻohana |
| 20.1 | 19.1.0 | Haʻahaʻa Latency E-Tile 40G Ethernet Design Example alakaʻi hoʻohana |
Moʻolelo Hoʻoponopono Hou no ka Haʻahaʻa Latency E-tile 40G Ethernet Design Example alakaʻi hoʻohana
| Palapala Palapala | ʻO Intel Quartus Prime Version | Manaʻo IP | Nā hoʻololi |
| 2020.06.22 | 20.2 | 20.0.0 | Hoʻohui i ke kākoʻo hāmeʻa no nā polokalamu Intel Agilex. |
| 2020.04.13 | 20.1 | 19.1.0 | Hoʻokuʻu mua. |
Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna mau huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā aia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku Intel e loaʻa i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā lawelawe. Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.
Palapala / Punawai
 |
intel Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example [pdf] Ke alakaʻi hoʻohana Haʻahaʻa Latency E-Tile 40G Ethernet Intel FPGA IP Design Example, Low Latency, E-Tile 40G Ethernet Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example |
